hoe moet ik doen?

[floatgrass]

Ik schrijf een RTL verilog code, is er een herinnering in de code, als ik gebruiken ontwerp analyzer te compileren,, want ik ben verteld dat memeory niet kan worden samengesteld door tools.dus hoe zal ik doen?

 

[Armer]

Meestal wordt het geheugen cann't worden samengesteld op basis van RTL verilog code.Het geheugen wordt geleverd door leverancier.Artison hebben een geheugen tools om fifo, sdrm en etc. De gereedschappen kunnen genereren rtl verilog VHDL-code voor simulatie te genereren.Synopsys db formaat bestand om direct te gebruiken, pdf handleiding, ........

 

[floatgrass]

als ik niet compileren geheugen, dus hoe ga ik om met het in ontwerp analyzer?
i isoleren het toen te stellen? en hoe te breken gaan lezen / schrijven logica en timing simulatie?
Ik kan het niet begrijpen?

 

[Niemand]

U kan vragen ur ontwerp service bedrijf of het geheugen compiler voor het genereren van een. Db of. Bibliotheek voor deze herinnering macro cel.Haar werk is hetzelfde als. Ur standaard cel db.
Dit. Db of. Lib omvatten het ontwerp regel, timing informatie, pin bestuurder / lading.Dus u kunt een koppeling deze bibliotheek met ur RTL-code.

 

[shell3]

Mijn voorkeur methogology is om een wrapper gebruiken voor het geheugen.Dit
wrapper biedt de generieke interface (I / O), zoals vereist door uw ontwerp.
Dan maakt u ten minste twee geheugen lib.
1) Behavioral: Dit is het RTL uitvoering van het geheugen.U gebruikt het
tijdens de ontwikkeling, omdat het veel sneller.
2) Vendor modellen: Dit het geheugen model dat u ontvangt van de
ASIC leverancier.U gebruikt dezelfde wrapper en gewoon de kracht inactief
signalen die je niet nodig hebt op verkoper model in de wrapper.

Als je de top-module van de twee modellen kunt zien hebben dezelfde inteface.
Dus door de invoering van de gedrags-en de verkoper modellen in saparate libbraries
een selecteert u de bibliotheek voor de simulatie om sneller te gaan of een doen
timing simulatie.Het is ook erg handig als je veel leveranciers om te proberen zijn.