Hoe maak je een 16 bit d flip flop in VHDL te maken?

[voodoo3007]

hoe je een 16 bit d flip flop in VHDL te maken .......

 

[moh_monem43]

deze code voor 16 bit dff: bibliotheek ieee; gebruik ieee.std_logic_1164.all; entiteit dig_ff is poort (d: in std_logic_vector (15 Spoorbreedtes 0); - invoergegevens clk, RST: in std_logic; - klok en rust q: uit std_logic_vector (15 downto 0)); - gegevens uitvoeren einde dig_ff, architectuur CCT of dig_ff is beginnen te starten (RST, CLK) if (rst = '0 '), dan - asynchroon reset q '0'); elsif ( clk'event en clk = '1 '), dan q