Hoe kan ik het aantal van de klok te bepalen / globale lijnen met behulp van Xilinx?

[cafukarfoo]

Hallo allemaal, Kan iemand vertellen hoe de nummer van de klok / globale lijnen met behulp van Xilinx ISE software te bepalen? Ik ben op zoek naar de pinout rapport. Ik zag er een pin naam genoemd * GCLK * en * CHCLK *. Is deze pin de klok / globale lijnen? Dank.

 

[palai_santosh]

Kan je me vertellen precies wat u zoekt? Xilinx FPGA's heeft interne routing GLOBAL lijnen. Er zijn bepaalde pinnen gewijd aan de klok (XTAL) aan te sluiten op de FPGA. U kunt zien die in de FPGA-editor. Als u gebruik maakt ISE11 + gebruik dan PlanAhead.

 

[cafukarfoo]

Hoi Palai, ik ben op zoek naar pool die is bestemd voor klok / global lijnen. Want ik ben met behulp van externe klok. Dus ik wil er zeker van dat ik wijs de klok naar de juiste pin. Ik ben op zoek naar de pinout rapport. Ik zag er een pin naam genoemd * GCLK * en * CHCLK *. Is deze pin de klok / globale lijnen? Bedankt.

 

[palai_santosh]

GCLK pinnen zijn de "Global klok pinnen" kunt u een externe klok signaal feed om FPGA met behulp van deze pennen, zowel in single-ended en differentiële modes. Ex. In Xilinx ML555 boord van een 30 MHz clock-ingang wordt gebruikt op GCLK pin (L19). Zodra de klok signaal is in de FPGA kun je gebruikt BUFG en doorgeven aan DCM en vervolgens naar het ontwerp.

 

[cafukarfoo]

Hallo Palai, Door te verwijzen naar het voorbeeld gegeven door u, waarom kan het niet direct toe te wijzen de GCLK pin in de plaats DCM? Als ik moet gaan door BUFG, hoe kan ik dat doen in Xilinx? Dank. Ex. In Xilinx ML555 boord van een 30 MHz clock-ingang wordt gebruikt op GCLK pin (L19). Zodra de klok signaal is in de FPGA kun je gebruikt BUFG en doorgeven aan DCM en vervolgens naar het ontwerp.

 

[palai_santosh]

waarom kan het niet direct toe te wijzen de GCLK pin in de plaats DCM? Kunt u rechtstreeks aansluiten. maar om dat te doen moet je instanciate de DCM primitieve in je code en hij pin connectt. Aan de andere kant als je gebruik maakt van de architectuur Wizzard, het zal een IBUFG instantiëren tussen uw GCLK pin en de DCM CLK ingang. Hoe dan ook Xilinx adviseert om BUFG. Eigenlijk willen we allemaal onze klok signaal schoon en stabiel zijn en in staat zijn te rijden lot. Als ik moet gaan door BUFG, hoe kan ik dat doen in Xilinx? Zoals ik al eerder. gebruik gewoon Xilinx coregen en ging aan de FPGA functies en design vervolgens klok, selecteert u het apparaat dat u gebruikt spartaans / Virtex. Vervolgens kiest u het juiste DCM / PLL.

 

[cafukarfoo]

Hallo allemaal, Kan iemand vertellen hoe de nummer van de klok / globale lijnen met behulp van Xilinx ISE software te bepalen? Ik ben op zoek naar de pinout rapport. Ik zag er een pin naam genoemd * GCLK * en * CHCLK *. Is deze pin de klok / globale lijnen? Dank.

 

[palai_santosh]

Kan je me vertellen precies wat u zoekt? Xilinx FPGA's heeft interne routing GLOBAL lijnen. Er zijn bepaalde pinnen gewijd aan de klok (XTAL) aan te sluiten op de FPGA. U kunt zien die in de FPGA-editor. Als u gebruik maakt ISE11 + gebruik dan PlanAhead.

 

[cafukarfoo]

Hoi Palai, ik ben op zoek naar pool die is bestemd voor klok / global lijnen. Want ik ben met behulp van externe klok. Dus ik wil er zeker van dat ik wijs de klok naar de juiste pin. Ik ben op zoek naar de pinout rapport. Ik zag er een pin naam genoemd * GCLK * en * CHCLK *. Is deze pin de klok / globale lijnen? Bedankt.

 

[palai_santosh]

GCLK pinnen zijn de "Global klok pinnen" kunt u een externe klok signaal feed om FPGA met behulp van deze pennen, zowel in single-ended en differentiële modes. Ex. In Xilinx ML555 boord van een 30 MHz clock-ingang wordt gebruikt op GCLK pin (L19). Zodra de klok signaal is in de FPGA kun je gebruikt BUFG en doorgeven aan DCM en vervolgens naar het ontwerp.

 

[cafukarfoo]

Hallo Palai, Door te verwijzen naar het voorbeeld gegeven door u, waarom kan het niet direct toe te wijzen de GCLK pin in de plaats DCM? Als ik moet gaan door BUFG, hoe kan ik dat doen in Xilinx? Dank. Ex. In Xilinx ML555 boord van een 30 MHz clock-ingang wordt gebruikt op GCLK pin (L19). Zodra de klok signaal is in de FPGA kun je gebruikt BUFG en doorgeven aan DCM en vervolgens naar het ontwerp.

 

[palai_santosh]

waarom kan het niet direct toe te wijzen de GCLK pin in de plaats DCM? Kunt u rechtstreeks aansluiten. maar om dat te doen moet je instanciate de DCM primitieve in je code en hij pin connectt. Aan de andere kant als je gebruik maakt van de architectuur Wizzard, het zal een IBUFG instantiëren tussen uw GCLK pin en de DCM CLK ingang. Hoe dan ook Xilinx adviseert om BUFG. Eigenlijk willen we allemaal onze klok signaal schoon en stabiel zijn en in staat zijn te rijden lot. Als ik moet gaan door BUFG, hoe kan ik dat doen in Xilinx? Zoals ik al eerder. gebruik gewoon Xilinx coregen en ging aan de FPGA functies en design vervolgens klok, selecteert u het apparaat dat u gebruikt spartaans / Virtex. Vervolgens kiest u het juiste DCM / PLL.