Hoe kan ik Geta hiërarchische na P & R netlist in Xilinx I

[wkong_zhu]

Hoe kan ik schrijf hiërarchische post simulatie netlist in ISE.

Ik klikte op de "bewaar hiërarchische" optie in het vertalen stap, en klikte op de "hiërarchische" optie in P & R stap., Maar toch schrijven van een enkele module verilog
bestand.

Het EOF ingang is hiërarchisch, Maar de Post P & R netlist is altijd een afgeplatte enkele module.

Hoe kan ik een hiërarchische netlist.

 

[masai_mara]

In de optie in het proces synthetiseren bekijken u met de rechtermuisknop klikt, ga naar eigenschappen en in de synthese opties die u selecteert houden hiërarchie.Ik denk dat dit Avialable in ISE6.3Toegevoegd na 1 uur en 25 minuten:blijkbaar kun je ook gebruik maken van de synthese attributen aan te geven het behoud van hiërarchie.Voor VHDL is

architectuur hier van ABC is
- in de architectuur verklaring regio
attribuut keep_hierarchy: string;
beginnen
- in de architectuur lichaam
attribuut van keep_hierarchy hier: architectuur is ja / nee / zacht (kies ja);
--

Dit kan gebruikt worden ook voor andere veraions van ise.

 

[wkong_zhu]

Ik gebruik DC-FPGA voor synthese, is het EOF-bestand hiërarchisch.
Hoe kan ik houden de hiërarchie.