Hoe kan ik een software-reset toe te voegen voor FPGA's

[s3034585]

Hallo Kan iemand mij vertellen hoe je een software-reset toe te voegen voor een FPGA. Ik gebruik een bord met 5 FPGA's in en het heeft een hardware reset. een van de FPGA's is de meester die regelt de andere 4 FPGA's. Dus als deze FPGA's is opnieuw de anderen krijgen reset. Maar voor dat ik nodig om een ​​hardware-reset te geven. Dus ik wil een software-reset uitvoeren om gewoon opnieuw in te stellen de 4 FPGA's en niet de meester. Kan iemand stel me een manier om dit te doen. dank bij voorbaat. tama

 

[vs21]

Hoi, moet u een register voor dat doel. Als dat bit is ingesteld in het register (door software), moet je al je signalen duidelijk conditie te resetten. als je youing VHDL code taal, dan moet je uit te voeren als dit proces (clk, reset) - reset, opnieuw in te stellen raad van bestuur niet de software reset beginnen als reset = '1 'then - reset voorwaarden elsif clk'event en CLK =' 1 'dan als software_reset = '0', dan - voert de operatie hier nog nodig is - reset voorwaarden end if; end if; end proces, herinneren, moet je voor het genereren van software_reset met betrekking tot dezelfde CLK die u gebruikt in het proces. Zelfde is de procedure in Verilog ook. Groeten Vs21

 

[FPGAs]

Hallo, vs21 Ik heb een aantal vragen. Als software_reset = '0 ', dan - voert de operatie hier anders vereist - reset voorwaarden end if; betekent: als software_reset = '1' then - reset omstandigheden zulks, circuits wordt altijd resetten.

 

[s3034585]

Hi Guys Hartelijk dank voor uw antwoorden ... Ik heb een? met wat VS21 heeft geschreven. De software reset is synchornus. Wat gebeurde als we te implementeren in async ... kan het leiden tot een aantal timing problemen. Ik gebruik VHDL voor het coderen. Nogmaals bedankt tama

 

[hamadeh]

Ik denk dat de code geschreven door VS21 zal u voorzien van een asynchrone reset, als je wilt een sync reset dan moet je het (als reset) staat undet de (als klok) staat plaatsen