Hoe kan ik de lay-out simulatie van mixed-signal circuit?

[Adam2008]

Ik ben het ontwikkelen van een gemengd signaal circuit.De lay-out van de analoge deel dat de passieve componenten contais zal handmatig worden gedaan.Ik ben echter met behulp van de digitale bibliotheek die niet bevatten netlist of lay-out informaiton.De lay-out zal worden instantiëren bij het vervaardigen van de chip.Hoe kan ik de simulatie van layour van het hele circuit voordat legt dit voor aan fabriceren?

Bedankt.

 

[elbadry]

Ik denk dat je kunt een mixed-signal simulator gebruik (zoals ADMS Mentor's) voor dit doel.Het analoge deel zal worden gesimuleerd zoals transistors, terwijl de digitale deel zal worden gesimuleerd als een verilog / VHDL-model.

 

[Teddy]

Aangezien u met behulp van standaard bibliotheek Ik zou verwachten dat je timig kenmerken voor de digitale bibliotheek.Er moet ook een bestand met ca. parasieten.Dat moet betrekking hebben op digitale cellen.
Voor lay-out Ik wed dat u gebruik maakt van abstracte gedachten met pin aansluitingen.Dan bent u moeten kunnen halen van de interconnectie parasieten en poort aan uw sims poort niveau.