Hoe implimente een CDR (klok en data recovery) circuits.

D

dd2001

Guest
Een weet dat dit onderwerp?Ik weet aready PLL, maar hoe te passen PLL aan het?

 
In principe moeten de PLL wordt gebruikt voor het regenereren van de klok uit de gegevens
stromen.De klok is in overeenstemming gebracht met het centrum van de gegevens patern,
zodat de gegevens kunnen worden deserialised.De gegevens worden doorgaans gescramblede
te verzekeren is er een minimale overgangen per eenheid van tijd te houden
de PLL vergrendeld.

Als u een zoekopdracht voor SONET OC12 onderdelen vindt u een veel
van doc relatieve aan CDR.

 
<img src="http://www.edaboard.com/images/smiles/icon_redface.gif" alt="Beschaamd" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_redface.gif" alt="Beschaamd" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_redface.gif" alt="Beschaamd" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_redface.gif" alt="Beschaamd" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_redface.gif" alt="Beschaamd" border="0" />
 
gebruik multi fase klok,
en kies dan "rechts" klok te passen "instelscherm tijd"
gebruikelijke laten "bemonstering clk in het midden van" in_data ""

 
cdr
youcan gebruik PLL
of dll
oversample
of
* n snelheid klok

 
u kunt gebruiken PLL (met een ring OSC voor VCO) voor het genereren van meerdere klokken

met een verschillende fase (bijvoorbeeld 0, 45, 90, 135, 180, 225, 270, 315),

Gebruik vervolgens een algoritme te selecteren geschikte fase klok te gebruiken.
dd2001 schreef:

Een weet dat dit onderwerp?
Ik weet aready PLL, maar hoe te passen PLL aan het?
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top