hoe het maken van een 3GIO PHY ontwerp???

[andy2000a]

ik weet, Serial-ATA is 1.5Gbits ..
en iemand vertelde me, gebruik 750MHz PLL (beide rand) voor het ontvangen ..
maar een ander volk vertelde me gebruiken 3GHz PLL voor het vergrendelen van 1.5G-gegevens

die architerture is correct?
hoe zit het 3G-IO ontwerp?

 

[Kyrandia]

zeker de beide boog goed is, moet de 750 meter multi fase (dll) voor CDR.