Hoe gebruik $ setup, $ houden en $ width systeem taken in verilog?

[aswin123]

Hoe gebruik je $ setup, $ houden en $ breedte systeem taken in verilog.

waarin blok kunnen we deze verklaringen te gebruiken (ik altijd bedoel blokkeren of te specificeren blok)

kan iemand mij uitleggen met een voorbeeld

 

[chiguoquan]

ze gebruiken als dit (specificeren blok ligt tussen de module en endmodule)

specificeren
specparam
tIFCLK = 20,83,
tSRD = 12.7,
tRDH = 3.7,
tSWR = 12.1,
tWRH = 3.6,
tSFD = 3.2,
tFDH = 4.5,
tSFA = 25,
tFAH = 10;
$ setup (slrd, posedge clk, tSRD);
$ houden (slrd, posedge clk, tRDH);
$ setup (slwr, posedge clk, tSWR);
$ houden (slwr, posedge clk, tWRH);
$ setup (data, posedge clk, tSFD);
$ houden (data, posedge clk, tFDH);
$ setup (fifo_addr, posedge clk, tSFA);
$ setup (fifo_addr, posedge clk, tFAH);
endspecify

 

[kalm]

alle verilog boeken kunnen oplossen van uw probleem