Hoe FPGA prestaties te verhogen?

H

hamadeh

Guest
Hi guys, Is er een handleiding of een aantal belangrijke punten te volgen met het oog op de uitvoering van een HDL-based design te verhogen. Bedankt
 
Ok bedankt, Maar is er niet aa tool of iets dat kan geven u enkele tips over ur code?
 
[Quote = Hamadeh] Ok bedankt, Maar is er niet aa tool of iets dat kan geven u enkele tips over ur-code? [/Quote] Er zijn pluisjes tools die helpen bij het schoonmaken van uw code, maar geen er geen middelen zijn om te helpen de prestaties van het ontwerp. De synthese gereedschappen nemen uw inbreng code en het optimaliseren van de redundante logica, maar niets meer. Voor het verbeteren van de doorvoersnelheid / snelheid van je ontwerp, moet je begrippen als pipelining en parallelle verwerking te leren.
 
[Quote = masai_mara] Voor het verbeteren van de doorvoersnelheid / snelheid van je ontwerp, moet je begrippen als pipelining en parallelle verwerking [/quote] te leren dat is precies wat ik wil doen, is er een start handleiding voor zo'n ding, of een boek met goede voorbeelden op dit punt? Bedankt
 
Geef een goede lezing op Sistolic arrays! Pipelinin is de methode van het versnellen van de gegevens tijdens de verwerking .. U cud ook herconfigureerbare computer te kiezen, wud minder tijd voor om te draaien. naar mijn knoledge pipeling / parallelle verwerking is een goede methode om het versnellen van de Verwerkin .. ive materiaal op beide .. cud hulp u als u nodig heeft die. Met vriendelijke groet,
 
Wat ik zou graag willen weten is hoe het gebruik van het concept van pipelining en parallelle verwerking op een effectieve manier door HDL talen, ik ben bekend met het idee van pipelining van een hardware architectuur prospectieve, dus maak je je geen goed materiaal voor dat hebben? Bedankt
 
Voor floorplanning Xilinx FPGA's geeft goede resultaten - typische stijging van 10-20% U kunt ook gebruik maken van RPM voor kleine kritische blokken, vooral als ze gebruikt worden op verschillende plaatsen in uw ontwerp. Fysieke synthese tools (Amplify etc) zijn ook effectief ergens en veel gemakkelijker te gebruiken dan Floorplanner. Xilinx heeft PlanAhead de laatste tijd gekocht, het heeft supposebly goede automatische fysieke synthese-engine
 
[Quote = buzkiller] Xilinx hebben gekocht de laatste tijd PlanAhead, supposebly het zeer goede automatische fysieke synthese motor heeft [/quote] Ze hebben al te bieden voor de Virtex-4 voor een zeer interessante prijs 15K $, dus het wordt verondersteld te zijn zeer krachtig fysiek niveau optimizer .
 
Zoals reeds laten doorschemeren vooral pipelinning en parallelle verwerking zijn de twee belangrijkste as kunt u op het werk tot een meer snelheid in uw ontwerp te realiseren, Pipelinning in het algemeen kan een zeer hoge snelheid te bereiken met een kleine kosten in het gebied en de kosten van latency, parallelle verwerking kunnen het verbeteren van uw latency, maar het zal het gebied nauwelijks beïnvloeden. In het algemeen snelheid en zijn omgekeerd evenredig, moet uw beslissing hangt vooral af van de toepassing. Het is niet alleen pipelinning en parallelle verwerking is er nog veel meer aspecten met minder effect, net als floorplanning, codering stijl en innovatie design oplossingen kan dit ook invloed hebben op het ontwerp. Net als bij planahead ik weet of het de moeite waard de 15K $ "doet het? '
 
[Quote = arunragavan] Geef een goede lezing op Sistolic arrays! Pipelinin is de methode van het versnellen van de gegevens tijdens de verwerking .. U cud ook herconfigureerbare computer te kiezen, wud minder tijd voor om te draaien. naar mijn knoledge pipeling / parallelle verwerking is een goede methode om het versnellen van de Verwerkin .. ive materiaal op beide .. cud hulp u als u nodig heeft die. Met vriendelijke groet, [/quote] Ik ben geïnteresseerd in sistolic scala implementatie en pipelining met VHDL. kun je na een aantal materialen over dit onderwerp?
 
Dude neem een ​​kijkje op deze ten aanzien van de systolische reeks .. ben ook tryin om een ​​parallelle architectuur te .. een van de beste en accalimed algoritme is systolische. met betrekking
 
Hoi, Voor prototypes, Ik stel voor dat u slechts 60% van de middelen. Het geeft je een betere snelheid te halen. BRM
 
[Quote = arunragavan] Dude neem een ​​kijkje op deze ten aanzien van de systolische reeks .. ben ook tryin om een ​​parallelle architectuur te .. een van de beste en accalimed algoritme is systolische. met betrekking tot [/quote] bedankt voor de post. bent u bekend met dictaten of boeken die beschrijven hoe de systolische arrays en leidingen met behulp van VHDL te implementeren?
 
goed kerel .. jes neem een ​​ontwerp dat reeds wordt uitgevoerd en dan proberen om thru het te lezen .. en u zal begrijpen van de fundamentele bestedingspatroon .. Neem bijvoorbeeld SAD (som van de absolute verschil) - Dit volgt systolische reeks .. h ** p :/ / ce.et.tudelft.nl/publicationfiles/734_14_fpt2002.pdf neem een ​​kijkje op deze .. Dit wud zeker helpen Met vriendelijke groet,
 
Waar de eval vinden. PlanAhead of misschien de volledige versie, met de LIC bestand Uiteraard kiezen we .. br Keen
 
de bijlage is een goede referentie, veel geluk. [Quote = Hamadeh] Hi guys, Is er een handleiding of een aantal belangrijke punten te volgen met het oog op de uitvoering van een HDL-based design te verhogen. Thanks [/quote]
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top