hoe de hoge fanout

E

eda_wiz

Guest
Hi all,
mijn Linter, zegt een hoge fanout (16) op een aantal netten.Kan iemand mij vertellen hoe dit te verminderen ..

tnx

 
Hoi,
U kunt uw sythesis hulpmiddel om beperkingen net als set_max_fanout 8, dat betekent in uw ontwerp de fanout is lager dan 8.

 
als u hdl bron, verwijzen naar het document!
Sorry, maar je moet inloggen om dit onderdeel te bekijken koppelingseisen

 
er is een papier dat bespreekt de hoge fanout netten!
Hoop u te helpen!
Sorry, maar je moet inloggen om dit onderdeel te bekijken koppelingseisen

 
U kunt de limiet fanout van een netto-of output-poort of een register output door vrij gebruik van attributen in uw VHDL of verilog bestand.Neem bijvoorbeeld in synplicity:

Het zou

attribuut syn_maxfan van [naam van de netto-of poort]: signaal is [fanout aantal zeggen 10];

woord van voorzichtigheid hier:::

mindere fanout kenmerk op crictical timing netten voor meer globale klok middelen consumptie.

 
Lint instrument wil u eraan herinneren sommige signaal met grotere fanout,
betekent dit niet echt een probleem, dient u uw ontwerp om te zien of het zal leiden tot een fysiek probleem.

btw, kunt u Lint regel om dergelijke waarschuwing.

 
U kunt gewoon gebruik logica of registreer dubbel in uw ontwerp.

 
In mijn ervaring uit het verleden, dit soort waarschuwing van zogenaamde HDL assistent instrument betekent niets, dus heb ik nooit rekening mee houden overwegingen.En ik stel ook voor niet proberen vast te stellen van dit soort waarschuwing in de synthese stap, het zal resulteren in een groter model.Moderne lay-out tools zijn in staat om te gaan met hen erg goed.

 
Als een compromis tussen alle suggesties voor de oplossing van het probleem, je kunt proberen de oplossingen van het gebruik van attributen of buffer invoegpositie vervolgens simulat uw ontwerp en de controle van de overtreding dat mijn verschijnen en versterken van uw ontwerp op basis van de resultaten je krijgt.
groeten

 

Welcome to EDABoard.com

Sponsor

Back
Top