Hoe de frequentie van de DSP-kern met een FPGA Stratix verhogen?

N

news

Guest
To jedno z pierwszych (pierwsze?) urządzeń multimedialnych z zamontowanym ekranem 4.3' o rozdzielczości natywnej 1280x720 pikseli (720p). Hallods F43 MP4 to typowy PMP wyposażony w slot micro SDHC oraz 16GB lub 8GB pamięci wewnętrznej...

Read more...
 
Ik heb geïmplementeerd een dsp kern in Altera Stratix FPGA. Maar ik vind het alleen 30MHz lopen, Hoe kan ik een verhoging van haar frequnecy? en hoeveel het algemeen?
 
proberen gebruik te maken van synplicity ot presission Synthesys van mentor versterken naar uw rtl ontwerp te optimaliseren. U kunt ook gebruik maken van flor schaafmachine in de handmatige modus om de kritieke paden te verminderen. Het is meer van guss werk, maar kan je goede resultaten. spronggewricht
 
die FPGA do u selecteren? U put ur klok om de hele klok pad? Bekijk ze en de wederopbouw van ur-project.
 
Hoi, Als u mij ur dsp kern rtl misschien kan ik je helpen. Omdat de snelheid is ook bepaald door ur coderen stijl! -Nand_gates
 
Misschien kunt u uw stijl van coderen voor Altera apparaat, en u kunt quartusii's logiclock gebruiken om frequentie te verhogen. [Quote = smartwang] Ik heb geïmplementeerd een dsp kern in @ ltera FPGA Stratix. Maar ik vind het alleen 30MHz lopen, Hoe kan ik een verhoging van haar frequnecy? en hoeveel het algemeen? [/quote]
 
Moet u een timing sluiting methodiek, meestal is zal afhangen van "Hoeveel heeft u miss uw klok 'na alles wat je moet een goede coding stijl methodologie" stok met hergebruik methodiek handmatige boek "te gebruiken, tenzij uw ontwerp onvermijdelijk is asynchrone gebeurtenissen. In het algemeen kunt u uw tijd te voldoen op basis van kloksnelheid resultaat om de gewenste kloksnelheid ratio: aantal keer het kan worden opgelost met het toepassen van meer inspanning van PAR, "zorgen de PAR resultaten altijd 10% minder dan whatyou krijgen op de hardware", deze 10% kan worden gedaan met een hogere inspanning van PAR, multi-pass par. Als je gemist hebt met 20% tot 75% u kan het kritieke pad timing beperkingen, statische timing voor het ontwerp "kritische paden 'van toepassing zijn, controleert u de modulaire ontwerp in PAR, van toepassing plaatsing beperkingen" floorplanning ", rgister duplicatie voor grote fanout, synthese gereedschap inspanning en de wereldwijde timing dwang, overwegen sommige pipelining. als je het gemist met zo veel, dat wil zeggen je een 100 MHz wilt en je krijgt 30 meer dan 100%, dan geloof ik moet u uw hiërarchische design, stijl van coderen, synthese gereedschap beperkingen controleren, overweeg pipelining voor het gehele ontwerp-modules, wijzigt u de hele ontwerp.
 
Controleer uw meest kritische paden in Quartus. Dan beginnen het optimaliseren van uw code (dat wil zeggen pipelining), waar die paden betreft.
 
Ik heb geïmplementeerd een dsp kern in Altera Stratix FPGA. Maar ik vind het alleen 30MHz lopen, Hoe kan ik een verhoging van haar frequnecy? en hoeveel het algemeen?
 
proberen gebruik te maken van synplicity ot presission Synthesys van mentor versterken naar uw rtl ontwerp te optimaliseren. U kunt ook gebruik maken van flor schaafmachine in de handmatige modus om de kritieke paden te verminderen. Het is meer van guss werk, maar kan je goede resultaten. spronggewricht
 
die FPGA do u selecteren? U put ur klok om de hele klok pad? Bekijk ze en de wederopbouw van ur-project.
 
Hoi, Als u mij ur dsp kern rtl misschien kan ik je helpen. Omdat de snelheid is ook bepaald door ur coderen stijl! -Nand_gates
 
Misschien kunt u uw stijl van coderen voor Altera apparaat, en u kunt quartusii's logiclock gebruiken om frequentie te verhogen. [Quote = smartwang] Ik heb geïmplementeerd een dsp kern in @ ltera FPGA Stratix. Maar ik vind het alleen 30MHz lopen, Hoe kan ik een verhoging van haar frequnecy? en hoeveel het algemeen? [/quote]
 
Moet u een timing sluiting methodiek, meestal is zal afhangen van "Hoeveel heeft u miss uw klok 'na alles wat je moet een goede coding stijl methodologie" stok met hergebruik methodiek handmatige boek "te gebruiken, tenzij uw ontwerp onvermijdelijk is asynchrone gebeurtenissen. In het algemeen kunt u uw tijd te voldoen op basis van kloksnelheid resultaat om de gewenste kloksnelheid ratio: aantal keer het kan worden opgelost met het toepassen van meer inspanning van PAR, "zorgen de PAR resultaten altijd 10% minder dan whatyou krijgen op de hardware", deze 10% kan worden gedaan met een hogere inspanning van PAR, multi-pass par. Als je gemist hebt met 20% tot 75% u kan het kritieke pad timing beperkingen, statische timing voor het ontwerp "kritische paden 'van toepassing zijn, controleert u de modulaire ontwerp in PAR, van toepassing plaatsing beperkingen" floorplanning ", rgister duplicatie voor grote fanout, synthese gereedschap inspanning en de wereldwijde timing dwang, overwegen sommige pipelining. als je het gemist met zo veel, dat wil zeggen je een 100 MHz wilt en je krijgt 30 meer dan 100%, dan geloof ik moet u uw hiërarchische design, stijl van coderen, synthese gereedschap beperkingen controleren, overweeg pipelining voor het gehele ontwerp-modules, wijzigt u de hele ontwerp.
 
Controleer uw meest kritische paden in Quartus. Dan beginnen het optimaliseren van uw code (dat wil zeggen pipelining), waar die paden betreft.
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top