Hoe 10.23MHz van 100MHz klok te genereren!

[42karim]

Hallo jongens, ik moet precies 10.23MHz klok genereren van 100MHz ingang klok, maar kan niet begrijpen hoe it.Can doen wat lichaam me te helpen in deze regard.The apparaat is XC2S200 van Spartan 2 familie van Xilinx. Ik gebruik verilog als codering taal. Regards, Karim

 

[rfmw]

DDS-algoritme?

 

[Iouri]

gebruik van PLL

 

[ep20k]

Hallo Karim, Ik heb een soortgelijk probleem. http://www.edaboard.com/ftopic231988.html Lees het volgende document. Het kan je helpen. Er zijn ook bron voorbeelden. http://www.xilinx.com/bvdocs/appnotes/xapp174.pdf [quote = Iouri] gebruik PLL [/quote] Alsjeblieft, kunt u uitleggen dat! ep20k

 

[sheik_vb]

Hallo, U kunt gebruik maken van de DCM CLKFX uitgang. 100 * M / N = 10,23. Als M = 4 en N = 39 dan krijg je rond 10,25.

 

[ahmad_abdulghany]

[Quote = sheik_vb] Hoi, U kunt de DCM CLKFX uitgang te kunnen gebruiken. 100 * M / N = 10,23. Als M = 4 en N = 39 dan krijg je rond 10.25. [/Quote] Goed idee. PS ik niet aanraden aan DCM afhankelijk zijn in uw ontwerp groet, Ahmad,

 

[ep20k]

[Quote = sheik_vb] Hoi, U kunt de DCM CLKFX uitgang te kunnen gebruiken. [/Quote] Ik denk het niet. XC2S200 heeft slechts DLL, niet DCM. ep20k

 

[telga]

Hallo 42karim, Neem een ​​kijkje naar de perl script beschikbaar op: http://fractional-divider.tripod.com/ Telga

 

[wiztronix]

hoe verilog doen van een perl-script? groet, wiztronix

 

[ep20k]

[Quote = wiztronix] hoe verilog doen van een perl script? [/Quote] Kijk naar de fracn09.pl script in fracn09.zip van http://fractional-divider.tripod.com/ Misschien een start:?: Bedankt Telga voor deze hint: D ep20k

 

[42karim]

[Quote = rfmw] DDS-algoritme? [/Quote] Nou, ik heb serched voor DDS-algoritme, ..... maar kwam in verschillende IC's die DDS-technologie gebruiken ...... kan iemand mij vertellen of ik kan implementeren dit algo op FPGA! Een ding is zeker ..... met behulp van DDS kunnen we elke Frequentie genereren ongeveer een derde van het kristal frequentie met een nauwkeurigheid tot 1 Hz in een aantal gevallen! Regards, Karim

 

[telga]

42karim, Look @ mijn eerste post over dit onderwerp. Het perl script kan genereren voor U VHDL-code die te maken de gevraagde job. Voorbeeld: perl fracn09.pl-v-f divider 100e6 10.23e6 De dubbele modulus divider zal een 0 Hz fout generator te bereiken. Alle kenmerken zijn ingebed in het gegenereerde bestand. Als u nog niet een perl interpreter, laat me een bericht en publiceer ik de gegenereerde code. Telga

 

[IBO]

Harmonic generator

 

[echo47]

Deze discussie is een paar weken oud, maar ... Als u gebruik maakt van Xilinx ISE, het omvat perl downloaden: xilperl.exe. De fractionele divider methode levert jitter die ongewenst kan zijn voor de toepassing. De DDS techniek kan leiden tot een mooie lage-jitter klok, maar het vereist een externe DAC, low-pass filter, en comparator. U kiest zelf de accu breedte te bereiken wat de frequentie resolutie die u nodig hebt, of u kunt gebruik maken van een modulo-of niet-binaire accumulator om een ​​exacte frequentie-verhouding te krijgen.

 

[lianghs]

Als u niet de zorg over de fase en de schaal, dan kunt u gebruik maken van een teller om het te doen. Als een nauwkeurige klok moet worden gegenereerd om het besturen van de ontwerpen, had je maar beter een andere oscillator.

 

[global]

Hallo, U kunt gebruik maken van de DCM-uitgang. 100 * M / N = 10,23. Als M = 4 en N = 39 dan krijg je rond 10,25.

 

[dll_embed]

Als een 1.15m jitter is binnen uw tolerantieniveau, dan is een eenvoudige teller staat zou zijn om precies de verlangde klok.

 

[sp3_kapil]

DDS-algoritme?