Hiërarchie van SystemC ingebed in Verilog

[gerdemb]

Ik ben gewoon begint te werken met co-simulatie Verilog en SystemC in VCS en ik heb een fundamentele vraag. Als ik een Verilog-module te vervangen door een SystemC model met dezelfde hiërarchie kan ik doorgaan met een Verilog cross-module referenties die gepeild naar het Verilog te gebruiken? Bijvoorbeeld als ik de Verilog module opteller te vervangen door een SystemC versie met exact dezelfde hiërarchie, zou de test1 en test2 opdrachten werken of heb ik alleen toegang tot de pinnen van de module? Wat als de opdrachten werden veranderd om de krachten te (dwz kracht adder_0.foo 1'b0). Bedankt voor alle hulp! Cheers, Ben module EXU (...); ... adder adder_0 (...); test1 = adder_0.foo; test2 = adder_0.dff_0.Q; endmodule module adder (...); draad foo; dff dff_0 (...) endmodule module DFF (...); ... draad Q endmodule

 

[xuanzhu]

Ik denk dat je niet kunt maken, want bij het doen van co-simulatie, VCS genereert een wrapper die alleen de poort signalen voor een SystemC module, en u kunt alleen toegang tot de havens van de module. U kunt echter wel bouwen een aantal debug-poorten in een sc module en verbind deze met de interne signalen.