Het verschil tussen functionele en gate-level verificatio

S

steven852

Guest
Nog een vraag vanavond:

Voor functionele controle, gebruiken we testbench te controleren of de functie geldig is of niet.Na het passeren functionele controle, dan zouden we doorgaan met de synthese en P & R enz. Op dit moment kan de synthese controleren timing, omgeving, voeding etc. Maar hoe kunnen we de functie te verifiëren bij de poort-niveau?

Bedankt

 
Synthese cant zorgen functionaliteit als design is transfeered van hoog naar laag niveau RTL specificaties niveau poort.
Ook voor asynch timings poort sim is vereist.

 
Functionele verificatie test de functionaliteit van het ontwerp in RTL-niveau.Dezelfde tests die zijn geschreven voor FV op RTL worden geacht te worden uitgevoerd op poort niveau netlist die wordt verkregen na het uitvoeren van synthese.Dit heet Gate-Level Simulations.

Die tests die worden doorgegeven op RTL worden geacht door te geven netlist ook.Als dat niet het geeft aan dat er een verschil van RTL om de beschikbare netlist (dat wil zeggen, beschikbaar netlist is niet bedoeld hebben functionaliteit als RTL).Dit moet worden gezorgd.

 
steven852 schreef:

Nog een vraag vanavond:Voor functionele controle, gebruiken we testbench te controleren of de functie geldig is of niet.
Na het passeren functionele controle, dan zouden we doorgaan met de synthese en P & R enz. Op dit moment kan de synthese controleren timing, omgeving, voeding etc. Maar hoe kunnen we de functie te verifiëren bij de poort-niveau?Bedankt
 
Kan elk lichaam me vertellen wat zijn de dingen te worden opgemerkt wanneer u wilt dezelfde testbench voor RTL te gebruiken als poort niveau simulatie.

dus we zullen input en output vertraging vertraging moeten worden toegepast voor de gate niveau simulatie ... hoe zou u deze parameters in aten niveau simulatie?

Zou graag horen wat commments!

Groeten,
dcreddy

 
Kan iemand vertellen hoe het gatelevel simulatie proces wordt gedaan?alle antwoorden zijn heel algemeen.is het juist om te zeggen dat de sdf-bestand van de netlist voor een bepaalde technologie is aangesloten en dezelfde testbench wordt uitgevoerd?

is dit de juiste manier om hek niveau simulatie draaien?

 
gebruik Verplex te doen RTL en hek gelijkwaardige controleer dan of gelijk dan moeten ze de functie hetzelfde.

 
@ sree205
Ik denk dat de synthese tools genereren SDF (terug) geannoteerde verilog netlist (die alle technologie specifieke timing informatie heeft).U kunt deze netlist in plaats van RTL in de testbench en voert alle tests ontwikkeld voor RTL.Deze simulaties worden genoemd gate-niveau Sims (en ze allemaal moeten PASS mits er geen probleem).

@ love2read
u kunt gebruiken Synopsys Formality ook voor equivalancy controle ...

 
Dezelfde testbank zal worden gebruikt om de gate-niveau netllist
dwz zet de poort niveau netlist en dezelfde testbank eerder gebruikt voor RTL-code

 
Naveen Reddy schreef:

Dezelfde testbank zal worden gebruikt om de gate-niveau netllist

dwz zet de poort niveau netlist en dezelfde testbank eerder gebruikt voor RTL-code
 
In het algemeen (Het hangt af van corporate keuze), moeten we een functionele controle voorbij op RTL, naar gate netlist we het doen met de gelijkwaardigheid RTL2gate controleren, verifiëren om verschillende redenen, de belangrijkste is dat de poort simulatie moeten meer middelen van de verwerking, dus meer tijd.

Maar, gate simulaties nog steeds in sommige gevallen nodig, bijvoorbeeld:

- Om simuleren ATPG patronen (TDLs).
- Om valideren werking van fundamentele circuit functies waarmee ATE testen (JTAG ,...)

 
Als u gelijkwaardigheid chequing (RTL2Gates) en uw STA schoon is en je ontwerp is volledig synchroon, dan kunt u GL simulatie kan overslaan.
Maar het geeft je een warm gevoel dat uw ontwerp doet wat het moet doen.Dus ik zou voorstellen om, ten minste, voert de eenvoudigste test in de netlist ook.

Maar zeg je STA scripts hebben een aantal bugs.Dan GL simulaties zou waarschijnlijk onthullen.

Dus het kan worden gebruikt als een cross-check te STA of zelfs naar FV

Als u de beschikbare middelen gewoon doen!!

sante

 
1.Als we SDF-bestand, dat wordt gegenereerd na synthese voor Gate niveau simulatie, geeft niet de werkelijke vertraging, maar met het gebruik van sdf-bestand dat wordt gegenereerd na plaats en route geeft de werkelijke vertragingen van het ontwerp (poort vertraging netto vertraging).

--- Onderworpen aan FPGA stroom ... I dont know abt ASIC ..is hetzelfde ???.... Corrigeer mij als im verkeerd .....2.STA is synthese probleem .. dus we doen STA tijdens de synthese ??????niet na dat??
------ Ik denk dat tijdens de synthese niet alleen na dat ..3.STA komt in front-end-en back-end???---
----- front-end, geen back-end ..

Please comment .....

 
U kunt controleren functie met Stimuls hetzelfde als RTL simulatie, of u kunt hspice / star-simxt verfiy functie in transistor niveau netlist.

 
Quote:

1.
Als we SDF-bestand, dat wordt gegenereerd na synthese voor Gate niveau simulatie, geeft niet de werkelijke vertraging, maar met het gebruik van sdf-bestand dat wordt gegenereerd na plaats en route geeft de werkelijke vertragingen van het ontwerp (poort vertraging netto vertraging).--- Onderworpen aan FPGA stroom ... I dont know abt ASIC ..
is hetzelfde ???.... Corrigeer mij als im verkeerd .....2.
STA is synthese probleem .. dus we doen STA tijdens de synthese ??????
niet na dat??

------ Ik denk dat tijdens de synthese niet alleen na dat ..
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top