Het evenement station in Verilog?

[AlexWan]

In de Verilog 1394-norm, het ondersteunen van de gebeurtenis-base.

Kan iemand mij vertellen het detail informatie over de gebeurtenis-base in de simulatie?
Of geef me enkele bron, links?

Bedankt

 

[eda_wiz]

c de bijgevoegde ppt

http://www.symphonyeda.com/white_paper.htm

Event
vs Cycle Gebaseerd:
Een event driven simulator doorgaans geneigd trouw te zijn aan de semantiek uiteengezet door de HDL.Wezen, in elke tijd-eenheid, de "kernel" de-wachtrijen alle gebeurtenissen die van plan zijn op dat moment eenheid die op hun beurt leiden tot acties voor de "uitvoering" eenheid die op zijn beurt nieuwe afspraken plannen met de "kernel".Deze cyclus gaat door tot er niets meer te doen aan de huidige tijd - in de praktijk, is het niet ongebruikelijk om honderden van dergelijke herhalingen op een gegeven moment simulatie.De kernel dan voorschotten tijd tot de volgende simulatie tijd (of naar het volgende vroegst gepland evenement).Typisch geval aangedreven simulatoren ook plaats weinig of geen beperkingen op wat taal zijn juridische constructies waardoor ze zeer veelzijdig.

Het andere ras is "Cycle Gebaseerd" die analyseert de HDL-ontwerp en het ontwerp partities in synchrone en asynchrone taken.Een meerderheid van de hardware beschreven in de HDL-ontwerp lijkt synchrone tot slechts een paar signalen (bijvoorbeeld klokken, maakt, enz.).Het idee achter cyclus-based-simulatie is het verminderen van het aantal iteraties een typisch event-driven-simulator gaat door te komen op de uiteindelijke waarde op de uitgangen.Dit wordt bereikt door evaluatie van alle taken alleen op de afspraak grenzen.Bijvoorbeeld het gehele circuit dat is afhankelijk van een bepaald domein alleen klok moet worden uitgevoerd (in de juiste volgorde) eenmaal voor de meeste modellen.Goed uitgevoerd, kan dit resulteren in enorme prestatie winst (in de orde van 10 tot 100x).Echter, dit is niet zonder gebreken.Een typische cyclus-based-simulator plaatsen een zeer grote reeks van beperkingen op de stijl van coderen en beperkt het instellen van de taal construeert die rechtspersonen voor (maar is dit ook geldt voor HDL synthese tools).Een tweede nadeel is dat je niet kunt uitvoeren timing simulatie zonder hun toevlucht te nemen tot een event-driven simulator, of met behulp van een statische analyse tool timing in combinatie met een cyclus-based-simulator.Hoewel, een cyclus-based-simulator streeft naar hetzelfde resultaat als een event-driven simulator, soms is dit niet het geval.Ja, de meeste mensen die gebruik maken van fiets-based-simulatoren, ook eindigen met behulp van een event-driven simulatie om ervoor te zorgen dat de resultaten zijn hetzelfde.Cyclus
op basis van de simulatie is een zegen voor zeer grote simulaties die gemakkelijk kan maanden duren voor de simulatie van het gebruik van zelfs de snelste event driven simulator.
Sorry, maar je moet inloggen om dit onderdeel te bekijken koppelingseisen