S
spriteice
Guest
Hi All,
Momenteel ben ik bezig met een project dat 2 Virtex-5 FPGA's (A, B, C, D, E) worden gebruikt.FPGA E krijgt de gegevens van een pc via de PCI-bus en verdeelt de gegevens ook voor de 5 FPGA's.In elke FPGA zijn er 10 eenheden voor de verwerking van de inkomende gegevens.
Aangezien de 5 FPGA's zijn die dezelfde logische functies (FPFA E draagt een meer taakgerichte --- communicatie met de PC via PCI-bus).Ze delen dezelfde VHDL broncodes en dezelfde timing.Het enige verschil tussen hen is de Pin Opdracht.
Maar, verrassend, de verschillende Pin Assignments maken grote problemen voor mij.
De klok periode beperking is ingesteld op 144MHz (4 * 36MHz, de onboard-oscillator) in eerste instantie.Na het afronden van de P & R, FPGA E 144MHz aan dit vereiste, maar alle andere 4 FPGA's is mislukt.Het is nogal verrassend omdat FPGA E meer logica bevat en gebruikt meer plakken dan de andere 4 FPGA's.
Dus ik verminderde de klok periode 108Mhz en opnieuw de P & R voor A, B, C, D.Deze keer FPGA B & E voorbij.Maar A & C nog steeds niet.Ik moest 2 Processing Units voor A & C verlagen om ze te laten draaien op 108MHz.
Ik ben nogal nieuw voor FPGA en hebben geen idee dat de reden waarom ik zulke vreemde resultaten.Please help me en laat me wat advies om dit probleem op te lossen.<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Wink" border="0" />Thanks a lot.
Momenteel ben ik bezig met een project dat 2 Virtex-5 FPGA's (A, B, C, D, E) worden gebruikt.FPGA E krijgt de gegevens van een pc via de PCI-bus en verdeelt de gegevens ook voor de 5 FPGA's.In elke FPGA zijn er 10 eenheden voor de verwerking van de inkomende gegevens.
Aangezien de 5 FPGA's zijn die dezelfde logische functies (FPFA E draagt een meer taakgerichte --- communicatie met de PC via PCI-bus).Ze delen dezelfde VHDL broncodes en dezelfde timing.Het enige verschil tussen hen is de Pin Opdracht.
Maar, verrassend, de verschillende Pin Assignments maken grote problemen voor mij.
De klok periode beperking is ingesteld op 144MHz (4 * 36MHz, de onboard-oscillator) in eerste instantie.Na het afronden van de P & R, FPGA E 144MHz aan dit vereiste, maar alle andere 4 FPGA's is mislukt.Het is nogal verrassend omdat FPGA E meer logica bevat en gebruikt meer plakken dan de andere 4 FPGA's.
Dus ik verminderde de klok periode 108Mhz en opnieuw de P & R voor A, B, C, D.Deze keer FPGA B & E voorbij.Maar A & C nog steeds niet.Ik moest 2 Processing Units voor A & C verlagen om ze te laten draaien op 108MHz.
Ik ben nogal nieuw voor FPGA en hebben geen idee dat de reden waarom ik zulke vreemde resultaten.Please help me en laat me wat advies om dit probleem op te lossen.<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Wink" border="0" />Thanks a lot.