Het bepalen van de frequentie van een groot ontwerp

[tariq786]

Ik wil voor het bepalen van de maximale frequentie van een groot ontwerp (gecodeerd verilog).Ik weet dat men kan doen timing statische analyse.Maar hoe om te bepalen welke paden zijn valse paden en wegen die zijn multi fietspaden.Mijn ontwerp heeft geen multiplicatoren of een ding willen dat die steun kan ik bepalen multi fietspaden.

Ten tweede, als ik het bepalen van de frequentie van het gebruik van statische timing analyse, ik ben niet in staat te lopen na synthese timing simulatie met behulp van deze frequentie als ik timing schendingen zoals setup tijd en houd time.I hebben om de clk periode met een factor 10 of zo te gaan deze timing schendingen.De vraag is hoe ervoor te zorgen multicycle beperkingen wordt voldaan tijdens de synthese simulatie.

Hoe belangrijk is te doen na synthese gate niveau simulatie? Ik heb het als zeer essentieel om te weten dat synthese tool zijn werk heeft gedaan, correct is en dat uw simulatie resultaten overeenkomen met de gouden (pre synthese) functionele simulatie.

Elke tutorials of links tot aan de volledige opzet cyclus wordt zeer gewaardeerd.Thanks a lot.

 

[owen_li]

Hoi.
Voor de identificatie van de valse pad en multicycle pad, ik heb een aantal opmerkingen:
1.communiceren met de logica ontwerpers.zij hebben een beter inzicht in het ontwerp, en geeft u enkele kostbare punten
2.sorteren van 10-20% slechtste weg, na de STA.analyseren, als die er zijn timing uitzondering pad.
3.Ik heb gehoord dat er een aantal tools die kunnen worden de valse pad / multicycle
pad.Misschien kun je met google het.

Voor de highese frequentie, ik denk dat je moet communiceren en uw klant
uw backend team Parallel.In mijn advies, kunt u bepalen of u higheset klok frequentie met behulp van de olierijke marge.U kunt een 15% -20% positieve speling in vergelijking tot de klok periode, toen u de Nul draad belasting timing analyse.

Voor de poort niveau simulatie, ik denk niet dat het van essentieel belang is voor de voltooiing van de plaatsing en bedrading.wij usuallly de netlist en SDF bestand terug naar de logica ontwerpers.Dan zullen zij anotate dit bestand in de logische simulatie-instrument, om te zien of er enige hold / setup overtreding wanneer gate niveau simulatie.

Bedankt!

 

[tariq786]

Hi Owen_li,
Bedankt voor je commentaar.Ik ben een grad student en ik ben elk ding dat ik de logica ontwerper, ik ben de klant en ik ben de achterkant team.

Wat nu?

N't Zijn er voorbeelden of tutorials uitleggen dat het hele ontwerp stromen.

Nogmaals bedankt voor de bijdrage.