Het behoud van modules tijdens de synthese in RTL Compiler

[ryodan_2004]

Ik heb een klok-generator in mijn ontwerp, bestaande uit een aantal cascade-omvormers. Echter, tijdens de synthese van het gereedschap verwijderd / negeerde het grootste deel van de omvormers maken van een onjuiste hardware-implementatie. Elke RC script commando om de klok generator module te behouden? TIA

 

[jbeniston]

Probeer: set_attribute preserve_module ware [find /-subdesign mod_name]

 

[FvM]

De gerapporteerde gedrag kan met HDL samensteller veroorzaken moet de logische minimaliseren. Ring oscillatoren worden beschouwd als nutteloze vertragingen. De onderstaande synthese attributen werken samen met Altera Quartus, maar moet ook helpen met andere compilers. Zo niet, raadpleeg de handleiding voor specifieke syntaxis. Als alternatief voor synthese attributen in HDL, kan ook gereedschap specifieke beperkingen worden gebruikt.

 / / synthese attribuut om combinatievormen signalen te houden in Verilog draad my_wire / * synthese te houden = 1 * / / / Verilog (* te houden = 1 *) draad my_wire; / / Verilog-2001 - synthese attribuut om combinatievormen signalen te houden in VHDL signaal my_wire: bit; attribuut syn_keep: boolean; attribuut syn_keep van my_wire: het signaal is waar;

 

[pete_lu]

/ / Synopsys dc_script_begin / / set_dont_touch {naam_subsysteem} / / Synopsys dc_script_end Ik denk dat het is de gemakkelijkste manier om uw omvormers te behouden.