helpen bij het corrigeren van fouten in fifo verilog code

[theHermes]

Hoi, dit is mijn code voor synchrone fifo.I hebben geprobeerd om fouten te corrigeren zo veel mogelijk, maar ik er niet in geslaagd. De fout zegt het illegaal is linkerhand opdracht en toont vele places.but I don `t weet hoe te corrigeren? Bedankt voor ur hulp. `Tijdschaal 1ns / 1PS module fifo2 (WR, RST, CLK, rd, din, vol, leeg, DOUT); ingang WR, rd, CLK, RST, ingang [07:00] din, uitgang vol, leeg, uitgang [7 : 0] DOUT, integer tellen, tmp; reg [07:00] geheugen [15:0], de eerste beginnen te tellen = 0; tmp = 0; uiteindelijk altijd @ (posedge clk) begin if (RST == 1) beginnen DOUT

 

[j_andr]

als je een waarde toekennen binnen 'altijd' te blokkeren het object dient te worden verklaard als 'reg', voeg 'reg' bij de aangifte: -uitgang reg vol, leeg, hetzelfde voor DOUT; JA

 

[theHermes]

de code heeft nu geen fouten. heel erg bedankt!