Help PLZ! FPGA Klok-het creëren van een klok uit de input klok

[fallingrain_83]

Hi all Ik wil een klok creat van de input klok die minder frequentie heeft Ik heb dit geprobeerd, maar het werkt niet module (clk, ...) input clk; / / verbonden met C9 pin van Spartan3 XC3S200 reg [0:25 ] count; reg CLK2, altijd @ (posedge clk) beginnen te tellen

 

[FvM]

Als u de seconden altijd blok, de design moet in principe werken als een 2 ** 26 klok divider.

 

[fallingrain_83]

maar ik moet s.th doen in mijn altijd te blokkeren als ik verwijder dat ik chek CLK2 door indien en ik heb een fout met de volgende syntaxis: ltijd @ (posedge clk) beginnen te tellen

 

[FvM]

In ieder geval moet je CLK2 verwijderen

 

[yanzixuan]

maar ik moet s.th doen in mijn altijd te blokkeren als ik verwijder dat ik chek CLK2 door indien en ik heb een fout met de volgende syntaxis: ltijd @ (posedge clk) beginnen te tellen