help mij

M

motregen

Guest
Hi all

Ik heb invoegen scan ketens in mijn design.and Wat moet ik voor te bereiden op de dekking schatting?en de droge laagdikte DRC check is ok.

bedankt

 
U kunt gebruik maken van commando - estimate_coverage in DFT compiler.

 
Ik gebruikte Tetra max een lange tijd geleden en het was een totale mislukking

 
Een totale mislukking?!waarom?

Is DFT C kan met de dekking compleet schatting deal?
Nu heb ik een probleem tegengekomen bij het gebruik estimate_test_coverage i, en de log info eerst aantonen dat u moet set_test_simulation_library.i dont weet wat het betekent bibliotheek?Waar kan ik het krijgen?

iedereen kan zien me de gedetailleerde procedure voor dit probleem?
Ik ben een nieuwere, iedereen bedankt!

 
De test_simulation_library is de verilog bibliotheek gebruikt door DFTC of Tetramax (die, als je het hebt, is het geprefereerde manier om dekking te krijgen jouw schuld) naar het model van uw circuit.Kan worden standaard mobiele bibliotheken, bijvoorbeeld.

Als u DFTC, raadpleeg de boom doc voor de beste procedure.Ik denk dat het varieert afhankelijk van de versie - bijvoorbeeld, ik denk dat het commando 'estimate_test_coverage' is verouderd XG-modus.

Hoop dat het helpt,
John
DFT Digest

 
hi dft_guy

Waar kan ik de test_simulation_library?Standaard cel bibliotheken zouden niet een Verilog lib.
Heb ik gelijk?

By the way, wat doet de dokter boom betekent?

Echt genieten voor ur vriendelijke hulp ~

 
Raak niet verward tussen een Synopsys bibliotheek, zoals in '. Lib', en een verilog bibliotheek (die gewoonlijk wordt gebruikt voor simulatie, en is een '. V' bestand met een module voor elke cel in de bibliotheek).

In de meeste situaties ASIC-bibliotheek, zul je meerdere parallelle mappen waar je gereedschap lezen verschillende standpunten van de bibliotheek: er is een synth uitzicht, een sim oog, een lay-out bekijken, ATPG bekijken (voor ATPG tools die bibliotheek moet een speciale), enz.

Tetramax leest de verilog bibliotheek (sim bekijken, als je wil), behalve in het geval van embedded herinneringen, waar de 'verilog' syntax is zeer beperkt - dat is een ander onderwerp.

Wat ik bedoel met de DOC-boom is de sub-directory van de installatie directory, wanneer het dossier wordt gehouden.De locatie zal variëren van site tot site - raadpleegt zij de man die installeert / onderhoudt uw EDA tools.

John
DFT Digest

 

Welcome to EDABoard.com

Sponsor

Back
Top