Help mij te begrijpen een tijddiagram van schuifregister

[ryusgnal]

Wat is de output Q3, Q2, Q1 en Q0 in reactie op clk en data_in? [URL = http://imageshack.us]

[/URL]

 

[echo47]

Het lijkt erop dat huiswerk, dus hier is een hint: per stuk D-flop transfers D om Q op de stijgende flank van de klok.

 

[ryusgnal]

[Quote = echo47] Het lijkt erop dat huiswerk, dus hier is een hint:. Per stuk D-flop transfers D om Q op de stijgende flank van de klok [/quote] Maar voor de tweede register, de ingang is in het proces van het veranderen van toen klok stijgende . Dus wat is de output taht het tweede register zal overdragen aan Q?

 

[echo47]

Dat is een goede vraag. In het algemeen kun je aannemen dat de klok naar Q voortplantingsvertraging groter is dan het klok-to-D-ingang hold time. Met andere woorden, de tweede flop vangt de D invoergegevens iets vóór de eerste flop de uitgang Q begint te veranderen. Ik denk dat alle logica gezinnen zijn ontworpen om op die manier gedragen, zodat we gemakkelijk verbind deze met elkaar.

 

[sekapr]

Dit is een eenvoudige schuifregister.

 

[ryusgnal]

Ok ik begrijp het nu. dank u allen!

 

[vamsi_addagada]

dit voor edge sensivty, is d filpflop is het een klok vertraging. 1 clk q3 = 0,2 clkq3 = 1,3 clkq3 = 0,4 clkq3 = 1,