help me converteren van verilog naar VHDL

[dzongo]

hoi,
kunt u me helpen omzetten van deze verilog code naar VHDL.Ik heb een VHDL-versie van deze code die ik gevonden op dezelfde page.than u;

Code:module top (clk, sf_ce0, lcd_rs, lcd_rw, lcd_e, lcd_4, lcd_5, lcd_6, lcd_7);parameter k = 18;(* LOC = "C9" *) input clk; / / synthese kenmerk TIJDVAK clk "50 MHz"reg [k 8-1:0] count = 0;(* LOC = "D16" *) output reg sf_ce0 / / hoog voor volledige toegang LCDreg lcd_busy = 1;reg lcd_stb;reg [5:0] lcd_code;reg [6:0] lcd_stuff;(* LOC = "L18" *) output reg lcd_rs;(* LOC = "L17" *) output reg lcd_rw;(* LOC = "M15" *) output reg lcd_7;(* LOC = "P17" *) output reg lcd_6;(* LOC = "R16" *) output reg lcd_5;(* LOC = "R15" *) output reg lcd_4;(* LOC = "M18" *) output reg lcd_e;
altijd @ (posedge clk) beginnencount <= count 1;sf_ce0 <= 1;zaak (count [k 7: k 2])0: lcd_code <= 6'h03 / / power-on initialisatie1: lcd_code <= 6'h03;2: lcd_code <= 6'h03;3: lcd_code <= 6'h02;4: lcd_code <= 6'h02 / / functie set5: lcd_code <= 6'h08;6: lcd_code <= 6'h00; / / entry-modus ingesteld7: lcd_code <= 6'h06;8: lcd_code <= 6'h00; / / display aan / uit-controle9: lcd_code <= 6'h0C;10: lcd_code <= 6'h00; / / display duidelijke11: lcd_code <= 6'h01;12: lcd_code <= 6'h24; / / H13: lcd_code <= 6'h28;14: lcd_code <= 6'h26; / / e15: lcd_code <= 6'h25;16: lcd_code <= 6'h26; / / l17: lcd_code <= 6'h2C;18: lcd_code <= 6'h26; / / l19: lcd_code <= 6'h2C;20: lcd_code <= 6'h26 / / o21: lcd_code <= 6'h2F;22: lcd_code <= 6'h22; / /23: lcd_code <= 6'h20;24: lcd_code <= 6'h25 / / W25: lcd_code <= 6'h27;26: lcd_code <= 6'h26 / / o27: lcd_code <= 6'h2F;28: lcd_code <= 6'h27 / / r29: lcd_code <= 6'h22;30: lcd_code <= 6'h26; / / l31: lcd_code <= 6'h2C;32: lcd_code <= 6'h26; / / D33: lcd_code <= 6'h24;34: lcd_code <= 6'h22 / /!35: lcd_code <= 6'h21;standaard: lcd_code <= 6'h10;ENDCASE/ / if (lcd_rw) / / comment-out voor het herhalen van elkaar/ / Lcd_busy <= 0; / / comment-out voor het herhalen van elkaarlcd_stb <= ^ tellen [k 1: k 0] & ~ lcd_rw & lcd_busy; / / clkrate / 2 ^ (k 2)lcd_stuff <= (lcd_stb, lcd_code);(lcd_e, lcd_rs, lcd_rw, lcd_7, lcd_6, lcd_5, lcd_4) <= lcd_stuff;eindigenendmodule

 

[Atena]

Het
is heel tijdrovend zijn als u handmatig wilt converteren van Verilog code naar VHDL.Het wordt veel efficiënter als je gebruiken Design Compiler (SYNOPSYS) of RTLCompiler (CADENCE), ze bieden de functie voor het omzetten van het ontwerp van Verilog naar VHDL netlist en VHDL te Verilog netlist via schrijf-format [VHDL | Verilog]-uitgang ( full_path).

 

[higildedzest]

kunt u de software xhdl om de code uit verilog naar VHDL of VHDL te verilog.