Heb je hulp nodig met een testbank met behulp van rooster software

[david119]

Hallo iedereen, ik gebruik rooster halfgeleider is ispLEVER starter software te werken aan een FPGA-project. Dit is mijn eerste FPGA project en ik weet niet hoe je een functionele simulatie de logica met behulp van de VHDL sjabloon te controleren. Ik heb zet de VHDL-sjabloon dat de software gegenereerd in woord en bevestigd het. Er zijn drie ingangen een klok, reset, en grendel. En er zijn 29 uitgangen. De output is een binaire vorm van de tijd 0:00:000. Net zoals een stopwatch. Mijn probleem is dat ik niet weet wat toe te voegen aan de VHDL sjabloon. Ik moet een voortdurende kloksignaal gevolgd door periodieke reset en grendel signalen te genereren. Alle hulp zou u dankbaar zijn Alvast bedankt

 

[lucbra]

Hallo, Enkele tips: 1. Voeg een proces dat je klok beschrijft. 2. voeg wat stimuli (beweren / de-gelden reset en grendel) 3. kijken naar het gedrag van de uitgangen