HDL-93 HDL-180

V

visualart

Guest
Ik mis de scriptor synthisis de Cusb IP-kern door synopsys.
Kunt u mij helpen?
Wanneer ik de DC, het verslag vele waarschuwingen als volgt:
"Potentiële simulator-synthese mismatch indien de index hoger is dan de omvang van array. HDL -93"
"Variabele 'a' wordt gelezen .... routine, maar treedt niet op in de timing controle van het blok met begint, daar. HDL-180"

Hoe kan ik omgaan met de waarschuwingen?

Tia

 
Voor HDL-93 waarschuwing, indien u er zeker van bent dat uw index nooit meer bedragen dan de grootte van array gedeclareerd, dan kunt u deze waarschuwing negeert.Als voor HDL-180, variabele of signalen 'a' is niet opgenomen in de gevoeligheid lijsten, moet u dit oplossen waarschuwing.Aan het eind van de dag, de enige discrepantie kan worden opgevangen door het uitvoeren van poort-niveau simuleren of formele verificatie.

 
Thx jkfoo.
Over de HDL-93, ik kan garanderen en negeren.

de HDL-180, ze zijn fout, wanneer ik schrijf als volgt:

altijd @ (a [0] of een [1])
beginnen
b = a
eindigen
Waarom de varbile 'a' Kan niet schrijven door een "[]"?

 
visualart schreef:

Thx jkfoo.

Over de HDL-93, ik kan garanderen en negeren.de HDL-180, ze zijn fout, wanneer ik schrijf als volgt:altijd @ (a [0] of een [1])

beginnen

b = a

eindigen

Waarom de varbile 'a' Kan niet schrijven door een "[]"?
 
> Altijd @ (a [0] of een [1])
> Beginnen
> B = a;
> Einde

Of kan gewoon schrijven, (Voor een [1:0] en b [1:0])
altijd @ (a)
beginnen
b = a;
eindigen
[Tool controleert de lengte van de variabelen a en b toch ...]

 
Oh, Thx allemaal.
Mijn code als volgt:
reg [10:0] een [3:0];
reg [1:0] b;
reg [15:0] c;
.
.
.
altijd @ (a [0] of een [1] of een [2] of een [3])
reg [1:0] x;
beginnen x = b;
geval (x)
.
.
.
default: c = (4'b0, een [x]);
ENDCASE

toen ik compileren, Het infor mij bovenstaande informatie (HDL-180).
Waarom?
Hoe kan ik dit wijzigen?
Tia

 
hoe zit,altijd @ (a [0] of een [1] of een [2] of een [3] of b)

...

 

Welcome to EDABoard.com

Sponsor

Back
Top