Handleiding Plaats en route

[sandeep_sggs]

Dear all,
Kan iemand mij vertellen wat is de betekenis van het handboek "plaats en route" in Xilinx tools (ik gebruik xilinx9.1) en hoe het te doen in detail!Is handmatig proces werkelijk nuttig gelet op de goede plaats en route algoritmes ingebed in `s leverancier van hulpmiddelen.Ik kan verkeerd zijn, dus gelieve mij te corrigeren als dat het geval is!
Elk goed document voor dit onderwerp is welkom.plz maken het zo vroeg mogelijk ..

 

[pini_1]

Soms als je ontwerp hoge bezettingsgraad bereikt, kan de tool hebben moeilijkheden in de plaats en route proces.Dus wat hulp van de ontwerper vereist.
Ten minste twee benaderingen bestaan.Een optie is om handmatig te doen de hele problematische code.Als de code te groot is, kan deze aanpak tijdrovend in debuggen en onderhouden.
Een andere benadering zou kunnen zijn om gewoon een beetje helpen de tool.Hier is een voorbeeld van een voormalige ontwerp van mij met XILINX met 96% gebruik.
1.Handmatig vinden de FF-apparaten van de belangrijkste sequencer in het midden.
2.Force alle trage logica als LED logica te worden aan de zijkant (ver weg van het centrum).
3.Probeer een paar zaden en zie de diverse resultaten.

VHDL / Verilog / XILINX backend voorbeelden op http://bknpk.no-ip.biz/

 

[farhantariq]

Nou lieve De scène is alleen dat de verkoper tol is een algemene tool.ya thats wat professioneel maar Interaction Designer Maak het meer specifieke en efficiënter.

 

[sanjay11]

Het helpt altijd als ten minste het ontwerp handmatig blokken zijn geplaatst (in de buurt van hun respectieve IO's).
Het vermindert de druk op het gereedschap voor een groot deel en een betere timing.

Niet elk signaal en module moet handmatig worden behandeld.Een top level handmatige plaatsing van de blokken (begeleide plaats en route) resulteren in minder tijd te lopen.

 

[victoria_jitesh]

ENKELE Do's and Don'ts TE WORDEN ONDERZOCHT TERWIJL PLAATS EN ROUTEFlip-flops zijn bijna gratis in FPGA's

In FPGA's, is het gebied verbruikt door een ontwerp meestal bepaald door het bedrag van combinatievormen circuits, niet door het aantal ip-ops.
Doel voor het gebruik van 80 90% van de cellen op een chip.

Als u meer dan 90% van de cellen op een chip, dan is de plaats-en-route-programma niet in staat zouden kunnen zijn om de draden verbinden route naar de cellen.

Als u minder dan 80% van de cellen, dan is waarschijnlijk:
er optimalisaties die de prestaties en nog steeds staat het ontwerp aan te passen op de chip;
of
u te veel bezig geweest met het menselijke inspanning voor het optimaliseren voor lage gebied;
of
mogelijk proberen ervoor te zorgen dat alle ip en gebruik op dezelfde klok, dan klok klok geen beperkingen op te leggen waar de plaats-en-route tool stelt ip-ops en poorten.Als verschillende ip-ops verschillende klokken, dan ip-ops die in de buurt van elkaar gebruikt zou waarschijnlijk nodig zijn om gebruik van dezelfde klok.

Gebruik alleen een rand van het kloksignaal