Gratis Reset Glitch

[sudhirkv]

Hoi

Ik heb een glitch gratis reset logica ontwerp waar mijn ontwerp draait met 50MHz.Er is een reset switch en de FPGA wat ben using krijgt de input van de schakelaar en ik moet de reset te geven aan andere randapparatuur.Laten we zeggen dat de productie naar andere peripherls is resetout.

Aanvankelijk i just krijgen het resetout om input te resetten

toewijzen resetout = reset;

Ik had veel te storingen te wijten aan de schakelaar debouce.

Dus ik bemonsterde gereset zoals

altijd @ (posedge CLK) / / 50Mhz Clk
reset1 <= reset;
resetout <= reset1;

nu de glitches verminderd, maar niet bevredigend.

Is er een andere manier om de storingen te verwijderen volledig.

 

[mukesh1981]

Hoi
In dit geval kan slechts minder dan een klokcyclus glitch u verwijderen.If u reset signaal dat hoog is meer dan een klokcyclus, willen vangen voor dat u zijn voor gebruik frequentie divider.Gebruik deze frequentie voor de synchronisatie U kan verder glitch verwijderen op de reset-signaal.

 

[echo47]

Probeer bemonstering op de reset-signaal op 50 Hz of minder in plaats van 50 MHz.Dat is hoe ik al mijn knop / schakelaar debouncing.
Last edited by echo47 op 30 oktober 2007 8:22; bewerkten in totaal 1 keer

 

[manasiw2]

Hoi,
Beweeg uw reset door middel van een shift register, het aantal ploegen kan worden besloten door hoeveel tijd u wilt de reset-ingang, controle-uitgang van de fasen shift register en gebruik dat als uw uiteindelijke signaal voor de reset.