Generating Vertraging minder dan Klok Periode

[honnaraj.t]

hoi,
Het zal veel me helpen ... als iemand dit probleem op te lossen ....

probleem: hoe kunnen we het genereren van een vertraging die is minder dan klok periode.

Bijvoorbeeld: Als mijn klok is 20ns periode ...Hoe kan ik genereren 8ns vertraging in VHDL.
Ik gebruik CPLD.

no option to use PLL..

Dit moet gebeuren door PROGRAMMA'S ......

Thanks in advance ....................

 

[asjohnas]

Als u uitstel van de monsters die je krijgt van ADC u kunt gebruiken filter.
Als je over draad signalen in de Xilinx chip zoals Virtex4 of beter je kunt gebruiken IDELAY elementen.

 

[FVM]

8 ns is nogal lang.Logic cel vertraging is meestal niet een oplossing met korte CPLD
middelen, ook niet noodzakelijk ondersteund door CPLD design tools.
Hoewel niet programmeerbaar, een externe RC vertraging is waarschijnlijk de beste.

 

[maheshkuruganti]

Nog betere oplossing is het gebruik van een extern programmeerbaar Vertraging Line.Check Maxim