Geheugen Modelleren in RTL met behulp van Verilog - hulp nodig

[rockskuller]

Ik moet Instructie en Data geheugenmodules te synthetiseren. Hoe kan het worden gemodelleerd in RTL met Verilog. In feite is voor gedragsverandering geheugen modelleren gebruik ik reg [wordsize: 0] array_name [0: arraysize]

 

[pini_1]

Hi Dit is wat ik deed voor het systeem C. Als het helpt .... # Het volgende is een model voor dual port RAM. # Het lezen is asynchrone en synchrone het schrijven is. # Een test-bank met een generator is ook inbegrepen. .... http://bknpk.no-ip.biz/SCdpram/SCdpram.html

 

[rockskuller]

Heel erg bedankt!

 

[rsqf]

Hallo kunt u een aantal tools om het geheugen te modelleren genereren. inclusief alle formaat

 

[pini_1]

Heeft deze tools genereren geheugen model voor het systeem C.

 

[rockskuller]

@ rsqf Noem deze hulpmiddelen naam?

 

[rsqf]

[Quote = rockskuller] @ rsqf Noem die naam gereedschappen? [/Quote] zoals Artisan geheugen compiler, Xilinx mempry compiler.