gedeeltelijke plaats en route - hoe te verminderen sysnthesis en plaats

[siddharth3]

Hallo allemaal,
Ik heb de uitvoering van een ontwerp op een Xilinx FPGA voor een paar weken.Aangezien de RTL is enorm duurt 5uur Arnd voor synthese en de plaats en route naar (1hr 4 uur) voltooien.Elke keer is er een kleine verandering in de RTL, het hele proces moet worden overgedaan en dat kost veel tijd.Is er een manier waarop ik sysnthesis en plaats en route tijd kan verminderen door concentarting slechts op het blok dat werd veranderd???please help me ...

 

[raka200]

Hi!
Als u ISE, is er een partitie optie.De partitie-modus kunt u synthese alleen de partitie die wordt gewijzigd.Maar de plaats en de route starten vanaf niets.
Ik ontwerp op Xilinx FPGA, en het eerste wat ik doe is om het ontwerp te verdelen in verschillende onafhankelijke modules.
Ik maak wat code om de input voor elke modules te genereren, zodat ik kon synthese en PAR alleen de module te testen.Voor FPGA, duurt het je 1 uur om de code te schrijven, en 3 uur om de testbench en te controleren dat uw code correct schrijven ....

Groeten,