W
well
Guest
Ik gebruikte NC-Verilog5.1 naar ALTERA het IP (de DDR2-controller, gebruik quartus9.0 te genereren) te simuleren, maar tegenkomt Erro: ncvlog: * E, UMGENE (altera_mf.v, 23972 | 5): Een 'endgenerate' wordt verwacht [12.1.3 (IE EE 2001)]. Ik vind dit Erro uit het bestand van de altear_mf.v, gebruikte het bestand te genereren. zoals hieronder: genereren als (diepte <3) beginnen altijd @ (posedge clk of negedge reset_n) beginnen if (reset_n == 0) bezinksel