Geblokkeerde en Distributed Ram gevolgtrekking in Xilinx FPGA

[Kil]

Hi all,

Waarom in Xilinx de geblokkeerde Ram en de Distributed Ram zijn infered wanneer de READ_ADD wordt geregistreerde (geblokkeerd RAM) en wanneer niet geregistreerde zal worden infered als Distributed RAM.

Bedankt
Kil

 

[echo47]

De Xilinx Block RAM in silicium heeft een vast adres input register dat niet kan worden omzeild.Het andere woorden, kan Block RAM niet asynchrone leest.Als uw HDL niet een soortgelijk register, dan is de synthese tool kan ook geen gebruik maken van een Block RAM, en moet terug te vallen met behulp van Distributed RAM.