GateSim Probleem?

[dearjohn]

Na DC Synthese
VCS gebruik te compileren poort netlist te genereren fsdb
VCS na het draaien te houden op 1ms
(Kan niet worden uitgevoerd naar $ finish geschreven door patroon)
fsdb de grootte van het bestand nooit te verhogen
Druk op CTRL C
gebruik van Verdi op te sporen golfvorm kan geen probleem
(Zie de klok gewoon tegen gehouden, maar dont weet waarom)
gebruik vervolgens VCS compileren RTL, het is OK
(Het lijkt te stoppen in sommige staat van de staat machine, maar RTL Controleer nogmaals
het is onmogelijk vormen een eindeloze lus in deze staat)
Mag ik vragen
het VCS of Verdi houd het programma?
In deze situatie, hoe debuggen??

 

[nand_gates]

Er lijkt te worden "race condition probleem.Afrekenen simulatie Delta tellen.
U voert gewoon de simulatie tot 1ms, waar het gaat over aan te gaan hangen modus,
doen single stepping om uit te vinden de race!

 

[jjww110]

is er een bug in vcs waarschijnlijk

 

[power-twq]

U kunt controleren tijdsbestek goed is,

Misschien moet je scheef een signaal te conditioneren voorkomen race.dearjohn schreef:

Na DC Synthese

VCS gebruik te compileren poort netlist te genereren fsdb

VCS na het draaien te houden op 1ms

(Kan niet worden uitgevoerd naar $ finish geschreven door patroon)

fsdb de grootte van het bestand nooit te verhogen

Druk op CTRL C

gebruik van Verdi op te sporen golfvorm kan geen probleem

(Zie de klok gewoon tegen gehouden, maar dont weet waarom)

gebruik vervolgens VCS compileren RTL, het is OK

(Het lijkt te stoppen in sommige toestand van het staatsapparaat, maar nogmaals Check RTL

het is onmogelijk vormen een eindeloze lus in deze staat)

Mag ik vragen

het VCS of Verdi houd het programma?

In deze situatie, hoe debuggen??