gate niveau simulatie-sdf-bestand hoe clk lezen & te resetten

[vlsi_maniac]

Hallo Ik probeerde gate niveau simulatie te doen met behulp van Quartus en modelsim. de dut is een teller en het werkt op 411 MHz. nu als ik schrijf de testbank moet ik de klok in testbank niet meer dan 411MHz genereren. en ik heb gezien in sdo bestand de onderstaande para (CEL (cellType "stratix_lcell_register") (AANLEG tellen \ [0 \] \ ~ reg0.lereg) (DELAY (ABSOLUTE (PORT AClr (4809:4809:4809) ( 4809:4809:4809)) (PORT clk (2479:2479:2479) (2479:2479:2479)) (IOPATH (posedge clk) Regout (156:156:156) (156:156:156)) (IOPATH ( posedge AClr) Regout (176:176:176) (176:176:176)))) wat doet clk 2479 naar verwijst. i gegenereerde klok en als de klok is minder dan 2479 ps (halve periode), dan Ik krijg niet golfvormen of de dut werkt niet als reset is minder dan 4809 ps dan dut niet opnieuw wat betekent het bovenstaande aangeven testbank module tb_counter ();.. reg core_clk, reg reset_n; draad [7:0] count; eerste beginnen core_clk

 

[devas]

Hallo, Hier de link naar de SDF norm: http://www.vhdl.org/sdf/sdf_3.0.pdf Devas

 

[kujigaya]

indien de vertraging (zoals beschreven in de SDF) groter is dan de klokperiode dan het signaal verandert niet voortplanten door de cellen / netten kunt u proberen simuleren bij een lagere klokfrequentie