Gate level simulatie

W

wisemonkey

Guest
Hallo iedereen, Ik probeer te gaan door middel vcs tutorial om een idee te krijgen van de gate level simulatie Ik heb al een gesynthetiseerd ontwerp (waar ik werkte door middel van vorig semester) Dus nu probeer ik uit te geven (omdat toshiba bibliotheken hebben beschermd tag krijgen in hen) vcs + v2k-sverilog top.v tb.v design.postsynth.v-y ./lib/verilog/tc240c + + libext. tsbvlibp Maar ik nog steeds een foutmelding als slecht encryptie te ontvangen in een van de library bestand en op token " beschermd "Bedankt voor alle suggesties:)
 
geen. Ik heb netlist (design.postSynth.v) bestand met de hulp van schrijven (formaat Verilog) commando voor dc_shell. Vanaf nu heb ik nu niet van de procedure / commando om sdf bestand aan te maken. Thanks [size = 2] [color = # 999999] Toegevoegd na 18 minuten: [/color] [/size] Hier is een stroming die begreep ik uit de algemene lezen en mijn cursussen: (ik weet zeker dat er onderdelen ontbreken vooral na synthese Corrigeer me) Design (Verilog-code schrijven van specs) Functionele simulatie (alleen het ontwerp bestand en testbank) Synthese (gebied / timing rapportage gebruik van design bibliotheek met ontwerp-bestand) Bericht synthese simulatie (met behulp van dezelfde testbank als in stap 1 en netlist bestand verkregen in stap 3 en bibliotheek bronnen) Plaats en route (ik ben nog te onderzoeken hoe zo veel ik heb gelezen: geautomatiseerde proces met behulp van het gereedschap en netlist-bestand)
 
hmm kan iemand laat het me weten of ik doe het goed of fout weg, zodat ik kan blijven lezen / zoeken als ik het verkeerd. Bedankt voor alle suggesties
 
Annoteren een SDF of niet heeft niets te maken met een foutmelding over encryptie. Kunt u citeren de exacte foutmelding? Ik misschien kan helpen als je kan zorgen voor de details.
 
Zeker hier is de exacte error: (na parsing enkele bestanden correct)
Beschermde code is niet gecreëerd door VCS - niet kan decoderen. Error-[BE] Bad encryptie slag encryptie buiten een module of in een andere omvang. "./lib/verilog/tc240c/tsbMUXXprim.tsbvlibp", 7: token is '`beschermd'` beschermde ^
Click to expand...
 
Het lijkt erop uw gecodeerde model is gecodeerd door een ander gereedschap dan vcs. Misschien NCVerilog of een FPGA tool? In mijn ervaring is encryptie tool-specifiek. Misschien vraag uw leverancier / fab welke tool ze het versleuteld met en zien of ze kan het opnieuw doen voor VCS? Sorry ik kan niet meer helpen.
 
hmm haar op mijn universiteit machine, dus ik zal moeten praten lab beheerder. Bedankt voor het wijzen op it:)
 
U kunt gebruik maken write_sdf om sdf-bestand genereren uit uw dc_shell zelf
 
[Quote = asicganesh] U kunt gebruik maken van write_sdf om sdf-bestand genereren uit uw dc_shell zelf [/quote] Mis ik iets? Waarom denk je dat SDF annotatie heeft iets te maken met een encryptie-probleem? Volgens zijn foutmelding, is VCS zegt dat het niet kan decoderen een module (sommige primitieve cel.) Zelfs als SDF annotatie is mislukt (die wij hebben geen bewijs van) VCS uiteraard niet kan decoderen iets. Dit gebeurt voor SDF annotatie. Decryption mislukt. SDF annotatie heeft blijkbaar niets mee te maken. Of ben ik iets gemist? Gelieve uit te leggen je idee meer volledig, zodat we kunnen begrijpen.
 
Spreek met randyest. Het moet tools keten probleem zijn, probeer ncsim.
 
Bedankt iedereen, vooral randyest. De bibliotheek was versleuteld met cadans tool (ncverilog) en ik had geen ncverilog hebben standaard in mijn PATH variabele. Hoe dan ook, dat werd vastgesteld door het bewerken van cshrc, nu kan ik krijgen om te simulatie te starten met ncsim, nou, ik heb weinig fouten aan te pakken maar zal opnieuw verslag in als ik door de poort level simulatie pini dank, maar ik heb gebruikt FPGA tools voor proces maar dit keer wilde voltooien ASIC stromen [size = 2] [color = # 999999] Toegevoegd na 39 minuten te volgen: [/color] [/size] Dus de volgende vraag is: zou ik veronderstel dat het belangrijk is te gebruiken
Code: 
 plat en uniquify
Als ik modules in andere bestand hebt? Dat is precies waar ik op dit moment zit vast als ik kan netlist krijgen, maar ik denk dat, want ik heb FIFO's buiten het ontwerp (die ik heb gestart in het ontwerp) Ik kan niet simuleren is het goed dat juist? Of is er iets anders dat ik moet controleren?
 
Hoi iedereen, ik heb een verzoek kan iedereen een tutorial voor ncverilog post - in het bijzonder gericht op poort niveau simulatie. Ik heb een die ik momenteel aan het lezen als dat mijn probleem ik kom na oplost. Plus het zou wel heel mooi zijn als het niet alleen commando's, maar misschien iets stap voor stap uitgelegd misschien wel met een aantal referentie-ontwerp. Hier is situatie: Ik lees 3 bestanden en creëerde netlist voor het ontwerp dat iets er uit ziet
Code: 
 FIFO - desgin - FIFO
Elke fifo heeft zijn eigen geheugen, maar ik kan het niet gebruiken in netlist generatie (I ' m niet precies duidelijk waarom, maar als ik weet dat herinneringen mag niet worden gesynthetiseerd) dus in principe als ncsim begint hij zich presenteert met fout zo weinig havens zijn niet aangesloten en ik krijg simulatie foutmelding identiek aan de functionele simulatie foutmelding als ik had verknald FIFO verbindingen. Ik weet dat deze informatie niet genoeg zijn om commentaar op, maar ik zou gewoon een tutorial waarderen ook, ik zal proberen om door te kijken. Bedankt
 
Blijkt dat het niet probleem met tools meer. Ik was met behulp van ncverilog juist nu echter het moet worden debuggen op poort niveau (sinds Functionele verificatie en synthese blijkt juist te zijn). En kijkend naar het aantal van de signalen in de post-synthese netlist, de ontmoedigende zelfs te denken van de debug voor nu ben ik gestopt met werken naar plaats en route die was de volgende in de rij.
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top