Z
zeeshanzia84
Guest
Hallo, ik heb voltooid VHDL codering van mijn project. De afzonderlijke modules van het project werken prima en de gate-level simulatie levert ook mooie resultaten. De top-level-module die alle op een lager niveau modules instantieert werkt ook prima voor zover de gedrags-simulatie betreft. Echter, de gate-level simulatie geven belachelijk resultaten. Het werkte aanvankelijk prima, maar ik moest een extra voorwaarde toe te voegen in een van de modules. Maar, nu een totaal andere module dat er geen link naar dat veranderde module heeft is het geven van onbegrijpelijke o / ps in de poort-niveau van het toplevel van de simulatie (de gedrags-simulatie werkt nog prima) Echter, als ik te verwijderen die extra voorwaarde, begint alles werkt prima opnieuw. De code is groot, dus ik kan niet echt hier posten, noch zal iemand hebben dat soort van tijd om te gaan doorheen .... en Im veel vertrouwen in dat er niets mis met de code. Nog steeds als iemand heeft geen algemene tips, zal het meest worden gewaardeerd. Ik gebruik Xilinx ISE 6.2i en ModelSim XE 5.7g