Gate lengte te voorkomen hot electron transistor verschuivingen

[rubink]

I am trying to track down aantal aanbevelingen over het hek lengtes om te voorkomen dat verschuivingen in NMOs transistor parameters vs VdS voor 0.25um & 0.35um.
In het verleden heb ik in de tabellen van de gieterij, maar ik kan het niet vinden dergelijke informatie op dit moment.
Uit het geheugen Ik denk dat het effect is het slechtst wanneer VdS = max (VCC) en Vgs = ~ 0.5 * Vcc.

bedankt,
R

 

[os]

Dit is erg vormgieten specifieke gegevens.Voor een gieterij Ik werkte in het verleden, 1um poort lengte werd geacht veilig in de meeste omstandigheden.
U bent in uw bewering over de meest gevaarlijke bedrijfsmodus.

 

[electronrancher]

het hangt schakel apparaten zoals omvormers kunnen worden minimale lengte op volle VCC (zeg 3.3V).niet-precisienadering analoge als huidige spiegels zou 2x digitale minimum, en de precisie MoS zoals diffamp input dient zeer lang en breed voor matching.Ik vind dat meestal HCI is het meest problematisch voor hoogspanning constante stroom bronnen.maar goede matching altijd duwt mijn transistors op verscheidene x het minimum, tot het punt waar HCI is geen probleem.

Ik weet het niet een toestand waarin ik zou het uitvoeren van een apparaat op vgs = 1/2vds open lus.meestal stroom wordt geregeld door een ander apparaat gesloten lus.Wat
is uw aanvraag,
in het bijzonder?

 

[rubink]

Mijn verzoek is ook voor de huidige spiegels & bronnen.De Vgs zal afhangen van
lijmen, enz. De huidige VdS zal meestal lager zijn dan Vcc maar het kan af en toe dicht.Ik merkte dat in Johns & Martin's analoog IC design boek wordt aanbevolen het gebruik van meer middelen voor de cascode apparaat in een cascoded spiegel om de stress op dit apparaat.
Ergens anders lees ik dat de barrière tussen de Si en SiO2 is 3.1eV
die zou kunnen betekenen het effect weg gaat onder 0.35um maar dit is gewoon een gok.

 

[rubink]

Ik opgespoord enkele gegevens voor een 0.35um CMOS-proces:
Voor VdS = <2.5V minimale lengte poort is prima.
Voor VdS = <3.6V NMOs poort lengte moet worden 1um & PBO's 1.7um (voor het slechtste geval Vgs = 0,5 VDS)
Echt ik ben na 0.25u-informatie, maar dit geeft een idee.

 

[ambreesh]

In bakker 2e vol.Hij heeft het houden van de gate lengtes zo hoog als 10 keer de minimale elementafmeting grootte voor subm en diep-subm technologieën.
Maar dit moet verzorgen van alle effecten met inbegrip van hotelectrons.