fundamentele vraag over resetten.

[perfectv]

Het algemeen, kunnen we gebruik maken van twee soorten 'resetten'.
De een is syncronous resetten.
Een ander is asyncronous resetten.
Ik heb een fundamentele vraag over dit resetten.

Wat is het doel van twee typen 'resetten?
Wanneer hebben we te nemen sync reset naar de HDL?
Wanneer hebben we te gebruiken async gereset naar de HDL?
Waarom doen de twee type opnieuw bestaan?

Ik verwacht niet dat een antwoord, of 'klok' beïnvloedt deze twee herstelt of niet.

Ik het op prijs stellen als u antwoord redelijk.

 

[vahidkh6222]

het
is alsof je afvragen waarom is zwart verschillend van witte en zeggen "geen sprake van kleuren plz!"Het is niet redelijk!
......
bijvoorbeeld je niet wilt laten huidige uitvoering worden onafgedane voor reset conditie.u wilt dat de periodieke counter om enkele "overflow" pin nadat zij tot het overvolle conditie en vervolgens RESET's zelf synchroon.Als de reset werd Asynchrone je kon er niet zeker van de "overflow" vrijgave voor gebruik van andere delen van het circuit ....
of je hebt een aantal belangrijke onderbreken (sommige master reset van het systeem als geheel) dat moet overschrijven everythimg en reset tegelijk .... wanneer het gaat om toepassing van de klok vindt het REDELIJKE betekenis.

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Lachten" border="0" />

 

[Iouri]

uitgaande situatie: Ik heb
10.000 bits counter 1Hz ingang klok en geen async resetten.Hoe lang moet ik wachten, voordat counter rollen over ....Of heb ik enkele VHDL processen hoe kan ik syncronoze ze withou async reset op de macht up?

 

[Pld4me]

(Gekopieerd)

Resets en faalveilig gedrag:
Afhankelijk van de toepassing, verschillende soorten opnieuw kan al dan niet beschikbaar.Er kunnen
een synchrone en asynchrone reset, er kan slechts een, of kan er geen.
In ieder geval, om ervoor te zorgen faalveilig gedrag, een van twee dingen moeten gebeuren, afhankelijk van de
type resetten:
Gebruik een asynchrone reset.Dit garandeert de FSM is altijd geïnitialiseerd op een bekende stand
voordat de eerste klok overgang en voor de normale werking begint.Dit heeft het
voordeel van het minimaliseren van de volgende toestand logica, door niet te decoderen ongebruikte huidige stand
waarden.
Zonder reset of een synchrone reset.Wanneer een asynchrone reset niet beschikbaar is, is er
geen enkele wijze van het voorspellen van de initiële waarde van de toestand registreren slippers bij de IC is powered up.
In het ergste geval zou de macht en worden geplakt in een niet-gecodeerde staat.Daarom,
2n alle binaire waarden worden gedecodeerd in de volgende staat logica,
ongeacht of zij deel uitmaakt van de stand
machine of niet.

Hope this helps,

Pld4me

 

[mami_hacky]

Goed

met een FPGA ontwerp inzicht,

Allereerst U hoeft niet op de reset-signaal op alle
(Was dat grappig?)

Nou, ja, alle van de Teenslippers binnen uw FPGA, hebben een oorspronkelijke staat, deze eerste stand kan worden aangegeven in de configuratie-bits bestand voor Xilinx dev tools, kunt u gewoon gebruik beperkingen editor om aan te geven dat de oorspronkelijke toestand van elk van de belangrijke registers expliciet.Dus, hoewel je een reset-ingang poort in uw ontwerp, kunt u niet gebruiken op alle,

alle hoe, als je zegt ze zijn twee opties beschikbaar voor resetten, voor uw FPGA ontwerpen, reset pad is meestal ingesteld op valse pad,
wat betekent dat de timing voor deze weg is niet belangrijk zijn.reset duur is altijd lang, wat de buurt van een tweede, en dat tijdens deze periode, alle van de Teenslippers zal gaan naar hun oorspronkelijke staat, ondanks het soort reset u gebruikt (of sync async)

algemeen, In mijn idee is er geen verschil tussen deze twee soorten reset.Maar ik moet constateren dat het gedrag van Synthese tool is te belangrijk in deze zaak.

Ik herinner me lang geleden hadden we voor het gebruik van asynchrone resetten, zodat de synplify sythesis instrument begrijpen dat het gebruik van de reset-ingang van de Teenslippers, anders synplify zou voeren opnieuw op de normale logica opzoeken met behulp van tabellen.zo zie je hier, de stijl van coderen (synchronisatie ro async reset) invloed op het bedrag van logica resource gebruik en de prestaties van het circuit

Zoals u weet, Teenslippers hebben houd tijd en setup tijd specs.Het signaal die een flip-flop moet gehoorzamen deze specs, anders wordt de flip flop kan gaan instabiel.Dus het algemeen lijkt het erop dat het beter is voor ons het gebruik van een synchrone reset, maar oorspronkelijk de aard van de reset-signaal is asynchroon, de gebruiker drukt op een knop en de reset wordt gegenereerd,
wordt de gebruiker niet weet iets van de klok puls binnen onze circuit, ja, je moet synchroniseren van de inkomende reset signaal naar uw domein klok bij de ingang van uw route.Dan zult u het gebruik van deze gesynchroniseerd reset-signaal in de rest van uw schakelingen.(

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />

Persoonlijk heb ik nooit gedaan, maar lijkt de veiligste manier)

 

[optor]

De sequentiële schakelingen moeten een signaal om in een eerste staat die gereset.
Syn-reset signaal wordt altijd bemonsterd aan de rand van de klok terwijl asyn-reset niet.
Ik denk dat de Synopsys on-line document besproken dergelijk probleem, je kan verwijzen naar het.

 

[xuzaiwang]

als reset signaal is noisy, gebruik te maken van syn-reset is een goed anti-geluid idee.

 

[choonlle]

We moeten altijd gebruik maken van synchrone reset als u Xilinx Device.Dit is belangrijk om ervoor te zorgen dat het ontwerp bereiken hoogste prestaties.Bij gebruik van asynchrone reset, kan dit leiden tot P & O er hard aan om routering.Dit is slecht voor hoge snelheid ontwerp.Asynchrone reset moeten worden gebruikt bij lage snelheid ontwerp alleen als je gebruik wilt maken van aysnchronous resetten.Houd in het achterhoofd, moet u wellicht een aantal problemen bij asynchrone reset gaat de overgang van hoog naar laag op positief rand van klok.

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Lachten" border="0" />Mijn advies is synchrone reset is het beste voor hoge snelheid prestaties ontwerp.
Raadpleeg Xilinx
haar Witboek over de hoge snelheid ontwerp.Bedankt.

 

[Alkakkali]

Hi ..,

De syncronous reset is syncronized met de klok, maar er is behoefte aan asyncroous reset bijvoorbeeld wanneer een externe reset naar het hele systeem is vereist:
Een praktisch voorbeeld is de machines zoals fotokopieerapparaat moet worden reseted door te reset-knop of door de belangrijkste stroom uit.Ook uw computer wanneer hangt up, is er behoefte aan dit asyncronous resetten.

Algemeen in digitale ontwerp je met de twee soorten ingangen syncronous en Asyncronous (mechanische apparaten genereren dit soort ingangen)

Ik hoop dat ik uw vraag beantwoord, zal ik graag hebben dat de opmerkingen over en laat het me weten als u een ander advies.

Rashad

 

[boardlanguage]

Ok, dus is het nog steeds zo?

Als ik geen behoefte aan snelle prestaties, zal het gebruik van asynchrone reset verminderen hardware-middelen (als gevolg van bijzondere async-reset pad)?

Hebben alle FPGA's hebben de speciale asynchrone reset-hardware?Of gewoon @ ltera / Xilinx?