FSM - onderscheidende bitpatroon in VHDL

[kringo]

Hi! Ik wil programma een FSM (finite state machine) en de nog enige probleem is, dat ik een bepaald bitpatroon te onderscheiden. Hoe kan ik dit doen in VHDL? Ik wil alleen het eerste stukje te onderscheiden en in de volgende stap de volgende 5 bits (in 2 stappen) Bijvoorbeeld: Mijn register bevat 011.010 eerste stap: het onderscheid te maken MSB (0 of 1) tweede stap: een onderscheid tweede bit te LSB dankzij begroet

 

[hamed_sotoudi]

hi wat is uw gegevensbron? van buiten kant en in de seriële modus? en wat is je baud rate?

 

[kringo]

het bitpatroon wordt verzonden via de seriële ALS (PC naar FPGA board) met een baudrate van 38900! Weet je smthg in VHDL waar ik mijn inbreng als volgt te onderscheiden: als ingang [0] == 0 \ \ command elseif ingang [01:07] == 101110. . . Bedankt

 

[hamed_sotoudi]

Hi als je baudrate is 38900, zodat je de frequentie is 20 KHz. dus als u werkt in de asynchrone modus uw lijn moet hoog zijn en wanneer gegevens wilt een startbit en 8 bit data en een stopbit te volgen over te dragen. u weergegeven moet werken met de frequentie die gelijk is aan 16 multply door de datasnelheid die is de frequentie 320 kHz. je moet beginnen om je lijn te controleren om te zien of het wordt veranderd om vervolgens nul om het te proeven tot midden van bit te beginnen en als het laag is voor meer aantal monsters schrijf nul naar uw registers en dus voor andere bits. als u werkt sync-modus moet je beginnen te proeven en gegevens kunnen opslaan om te lezen om de gewenste volgorde.