J
joc_06
Guest
Ik heb een ontwerp dat bestaat uit een dsp en een aantal randapparaten dat ik de uitvoering in een FPGA (Xilinx XC2v6000 een deel).Op het hoogste niveau had ik instanciated 16kW van PRAM en alles was goed.De code liep en ik kon controleren met behulp van onze IDE perfect.
Nu is de codesize is gegroeid en ik heb meer PRAM (tot 32kW).Zodat ik de nummers veranderen dienovereenkomstig (parameters) aan de iram die we gebruiken en het adres bus breedte om dit te behandelen en volgens alle bestanden verslag van deze ram is instanciated boete.De. SRR-bestand dat Xilinx software produceert verslagen juiste grootte RAM-geheugen prima.
Maar nu software laadt zoveel 0x6000-1.na 0x6000 het is allemaal rommel in de code de ruimte en het zal niet draaien.Ik kan niet uitleggen en het is kapot mijn hoofd en mijn tijd verspillen.Kan iemand werpen een licht op mijn schijnbaar erronous probleem??
Nu is de codesize is gegroeid en ik heb meer PRAM (tot 32kW).Zodat ik de nummers veranderen dienovereenkomstig (parameters) aan de iram die we gebruiken en het adres bus breedte om dit te behandelen en volgens alle bestanden verslag van deze ram is instanciated boete.De. SRR-bestand dat Xilinx software produceert verslagen juiste grootte RAM-geheugen prima.
Maar nu software laadt zoveel 0x6000-1.na 0x6000 het is allemaal rommel in de code de ruimte en het zal niet draaien.Ik kan niet uitleggen en het is kapot mijn hoofd en mijn tijd verspillen.Kan iemand werpen een licht op mijn schijnbaar erronous probleem??