FPGA daisy chain probleem

[dandynee]

Hallo, allemaal,

Ik heb een Xilinx FPGA bord met 2 V2P-70 op in een daisy chain-modus.en nu heb ik alleen maar een FPGA te werken, in mijn geval, is het de tweede FPGA, en ik vond toen ik last van het bit in het bestand, zal het niet werken, maar het zal voorbij gaan en als ik de tweede FPGA downloaden na de Ten eerste zal het werk.

kan iemand mij dit uitleggen?Ik denk dat er iets over de daisy chain dat ik niet weet!

Thanks in advance!

groeten
D. Nee

 

[freeinthewind]

Ik vertelde u mijn ervaring.Ik vaak gebruik Altera FPGA's.Toen ik meerdere FPGA's gebruikt, sluit ik alle FPGA's "config_done" signaal samen. Als alle FPGA's met succes zijn confurated, zullen ze verlichten hun "config_done" signalen.Dan zal het signaal worden getrokken door externe weerstand.Het signaal wordt hoog niveau.FPGA's als het hoge niveau te detecteren, zullen ze initialiseren themself en voer user mode. effiently dan ze kunnen werken.Ik denk dat Xilinx FPGA's werken op deze manier.dat is mijn idee.

 

[wilbert_hj]

freeinthewind wrote:

Ik vertelde u mijn ervaring.
Ik vaak gebruik @ ltera FPGA's.
Toen ik meerdere FPGA's gebruikt, sluit ik alle FPGA's "config_done" signaal samen. Als alle FPGA's met succes zijn confurated, zullen ze verlichten hun "config_done" signalen.
Dan zal het signaal worden getrokken door externe weerstand.
Het signaal wordt hoog niveau.
FPGA's als het hoge niveau te detecteren, zullen ze initialiseren themself en voer user mode. effiently dan ze kunnen werken.
Ik denk dat Xilinx FPGA's werken op deze manier.
dat is mijn idee.

 

[dandynee]

Dank aan alle jongens

dus ik heb een andere vraag, waarom ik de tweede moet worden gedownload na het eerste dat de raad zal werken en wanneer ik voor het eerst de tweede FPGA downloaden en vervolgens vaststelling van de eerste, zal het niet werken beide?

thanks a lot!

BR

 

[dandynee]

ontkoppelen wanneer de klus signaal van de slaaf FPGA, zowel in de FPGA geprogrammeerd kunnen worden uit jtag en boot direct rechts, dat komt omdat de opstartprocedure van de FPGA denk ik.Wanneer de FPGA is geprogrammeerd, zal het vrijgeven van de sporen gedaan en vervolgens de pin gedaan om te controleren of het wordt hoog of niet, maar de slaaf FPGA is nog steeds niet geprogrammeerd, dus het zal trekken van de lage gedaan, dit maakt de kapitein FPGA te wachten , dat is de manier waarop JTAG mode, denk ik.

en als het gaat om de PROM-modus, ik echt niet kan begrijpen
disconect wanneer de klus van de slaaf FPGA, zal de master met succes opgestart vanaf de eerste PROM (het gedaan wordt hoog), en start meteen, maar wanneer deze is aangesloten, zal het nooit gedaan hoog worden.

dus wat is er mis?Weet iemand of het recht om de MCS gen bestand apart als de eerste bal voor master FPGA en de cascade prom voor slaaf FPGA?
Sorry, maar je moet inloggen om deze gehechtheid