fouten houden met mondiale klok bufs

[damn_bkb]

Hoi ik heb een model dat veel Houd fouten als gevolg van een zeer hoog scheef in een clk die via een BUFG.De FFS heeft cross klok domeinen maar dit wereldwijde Clock Skew oorzaak is van het bezit zijn van fouten.Hoe kan ik dit oplossen.Heeft een BUFR op A BUFG helpen.?zo ja, zal instrument de juiste bufr of sdh i directe volgens?

Thanks in advance

 

[yx.yang]

Naar mijn mening is het instrument niet kan berekenen van de setup / wachtstand timing voor FFS dat cross klok domein.Het
is de ontwerp-architectuur die het circuit werken (speciaal signaal synchronisatie circuit).

 

[pev]

BUFR is een regionale klok buffer.Gebruik op de klok capabile ingangen niet globale klok ingangen.

De tool kan niet calcluate timing voor FFS dat cross klok domeinen, tenzij u opgeeft dat de klok zijn afhankelijk. (Als je met behulp van Xilinx ISE kijken naar het gebruik van TNM_NET / TNM).
Opmerking: Als de klokken waar definiëren van dezelfde oorspronkelijke klok (dat wil zeggen met behulp van DCM)
en vervolgens het gereedschap moet al dit werk voor je.

Als de klokken zijn niet depenet kunt u nog steeds de minimale vertraging tussen klok domeinen met:
TIMESPEC <name> = UIT <> OP <> <Delay> ns
(Heb ik niet had dit een nog)

Of anders kan je alleen vertellen timing analyse ingnore Ffr behulp TIG.

De Xilinx Timing beperkingen gids is je vriend (als je met behulp van Xilinx).
http://www.xilinx.com/itp/xilinx10/books/docs/cgd/cgd.pdf

Ik
ben er zeker van dat er Altrea equivanet aan deze beperkingen.

 

[damn_bkb]

Thanks guys ..
Het probleem is de klokken zijn beiden onafhankelijk.Ik heb een soort van asynchrone RAM.Ik lees door een trage klok.Ik krijg veel houd fouten.vanwege een te hoge klok scheef.Is het oke om jusst een TMG-groep, of is ter een manier om de timing scheef op die clk.
De scheef op een 66mhz clk, zijn zo hoog als 15ns.

 

[pev]

Ik ben het eens met met yx.yang het ontwerp moet de handel asyncronise signalen.Maar je tenminste nog moeten vertellen Kaart / Plaats en rount instrument geen zorgen te maken over hen met (TIG) Indien ze flaging een timing fout.

Is de scheef komen van buiten of binnen de FPGA of binnen?

Indien binnen somthing klinkt verkeerd probeert met behulp van een DCM (met feedback van BUFG).