Fout in de synthese

[shakeebh]

Hallo iedereen

Ik probeer de volgende code met Precision RTL synthese 2005b.91 synthetiseren, maar de synthese mislukt met de volgende foutmelding:

Sommige inbreng in een binaire operator is rechtstreeks verbonden met de output - ifhs1_rh1_ix1

hier is de verilog code van de asynchrone state machine:

module rst_handler (fwd_rst, RST, clk);

uitgang fwd_rst;
input RST, clk;

parameter S0 = 3'b011, S1 = 3'b001, S2 = 3'b010, s3 = 3'b110,
d1 = 3'b111, d2 = 3'b0;

reg [2:0] n_state;
reg fwd_rst;
wire [2:0] p_state;

toewijzen p_state = n_state;

altijd @ (p_state of clk of RST) beginnen
n_state = S0;
fwd_rst = 0;
if (RST) beginnen
if (p_state == S0) beginnen
if (CLK)
n_state = s1;
if (! clk)
n_state = s2;
eindigen
if (p_state == s1) beginnen
if (CLK)
n_state = s1;
if (! clk)
n_state = D2;
eindigen
if (p_state == S3) beginnen
fwd_rst = 1;
n_state = s3;
eindigen
if (p_state == d2) beginnen
n_state = s2;
eindigen
eindigen
eindigen
endmodule

Ik zal waarderen als iemand mij kan wijzen een uitweg uit dit probleem.

Bedankt

 

[a_bohlooli]

hoi
u gebruikt CLK verkeerd signaal.je moet gebruiken neg of pos rand van CLK niet altijd, zowel in

 

[Gliss]

Code:

altijd @ (p_state of clk of RST) beginnen

 

[Mr.Anonymous]

Ik neem aan dat je combinatoriële lus op deze _asynchronous_ ontwerp.