Fout dekking in BIST circuit

K

kristal

Guest
Ik ben het ontwerpen van een circuit voor geheugen BIST toepassing die gebruik maakt Verilog-codes.Zodra ik heb mijn ontwerp klaar is, hoe kan de schuld dekking evalueer ik in mijn ontwerp - BIST?Wat is de normale praktijk?

 
In tegenstelling tot de willekeurige logica, moeten we overwegen veel meer fout modellen voor herinneringen.Stuck-schuld-model alleen is niet voldoende, omdat de dichtheid van SRAM's kan de overgang, open, koppeling veroorzaken, en vele andere verschillende fouten.
Wanneer u een BIST schakelingen ontwerpen, zou je selecteert u eerst een bekende BIST algoritme te implementeren, normaal een soort van maart algoritme.De doeltreffendheid van deze goed weet BIST algoritmen is gedocumenteerd in verschillende kranten.Een goede referentie is boek van Van de Goor's "Testing Semiconductor Memories".
Hier is een link naar zijn artikel over de effectiviteit van verschillende BIST algoritmen in het testen van DRAM's.U kunt kijken op de referenties om te lezen over het testen van SRAM.

http://www.sigda.org/Archives/ProceedingArchives/Date/papers/1999/date99/pdffiles/09e_2.pdf

 

Welcome to EDABoard.com

Sponsor

Back
Top