fifo in CPLD?

[lukee]

Hi everybody!

Ik heb een vraag.Het is mogelijk om FIFO-ontwerp in CPLD (XPLA3 familie)?

Bedankt voor het antwoordMet vriendelijke groet
Lukee

 

[cydi]

Ja zeker je kunt doen.

 

[lukee]

Misschien hebt u een suggestie hoe zal ik dat doen?

 

[Iouri]

is ook afhankelijk van de grootte van CPLD.U kunt gebruik maken wizzard gereedschap avalible met ISE of Qurtus te genereren FIFO

 

[echo47]

Misschien.Welke maat FIFO heb je nodig, en hoeveel vrije ruimte heb je in je CPLD?CPLD's zijn kleine apparaten, en een FIFO verbruikt kostbare macrocellen om data bits op te slaan.Je zult waarschijnlijk willen een geoptimaliseerd ontwerp dat minimale middelen gebruikt.

De kernen opgenomen met Xilinx ISE 8.2i CORE Generator niet CPLD's ondersteunen.

 

[Iouri]

ook ik ben niet zeker waarom wil je dit doen omdat CPLD FPGA wordt steeds mooie chip nu, dus u kunt gebruiken om kleinere FPGA FIFO-functie te doen

 

[lukee]

Ik doe dit op CPLD omdat (ik heb geen keus hebben

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Lachten" border="0" />

), Mijn baas wil dat dit in CPLD (XCR3256XL).

Nu heb ik vrij ongeveer 70% van macrocellen in dit apparaat, omdat ongeveer 30% (~ 80) van macrocellen wordt gebruikt om LCD TFT controle.Ik wil ontwerpen FIFO 24x22 bits, omdat ik soms enkele gegevens die ik via SPI moet accumuleren.

 

[echo47]

Klinkt als problemen.24x22 zou verbruiken 528 macrocellen voor alleen de data-bits, plus meer voor de tellers en multiplexers.
Misschien kunt u een externe FIFO, of leg het probleem aan je baas.