Extra eenheid na de synthese

[sheikh]

Hallo Dears Ik schreef een VHDL-code en vervolgens synthese het. Het resultaat van de synthese bevat een apparaat dat niet in mijn datapad. (In bijgaande figuur, tussen ADD / SUB en een register aangesloten). het is een FD (een 32-bits D_ff), Kunt u mij vertellen, waarom ISE produceert dit apparaat na synthese? en hoe kan ik de volgende code dat ADD / SUB rechtstreeks verbinding maken met REG_4? Regards Mostafa

 MUX4: mux_2x1_32bit map van de havens (INPUT1 => C1_sig, INPUT2 => C3_sig, SEL => Select_1, OUTPUT => out_mux4_sig); proces (CLK) beginnen if (clk = '1 'en clk'event) en als add_sub_0 = '0', dan out_Add_sub_1_sig clk, Rout => C4_sig);

 

[ads_ee]

sjeik, out_Add_sub_1_sig is een register, die u gevolgd door uw REG32_bit bijvoorbeeld. Sytnthesis produceren precies wat u gecodeerd. Ik zie geen probleem. Als u niet wilt dat de extra register verwijder de Reg_4 aanleg en de opdracht uit te voeren C4_sig