ESD helpen

[chang830]

Hoi,
Ik heb een vraag over de ESD-bescherming.We hebben afgeplakte uit een gemengd chip motten geleden en het silicium is teruggekeerd.Wij zijn het meten van het nu.De functie is goed, maar de ESD test mislukt.We zijn erg depressief over.We hebben 16 pins en vier pinnen niet passeren de 2000V-test in het menselijk lichaam modus.Pls.zie de bijgevoegde de ESD-strategie voor het ontwerp.

Uit het diagram kunnen we zien dat de ESD kwijting pad is de analoge VDDA / GNDA voor alle pinnen.We nemen de digitale VDDD en GNDD als een normale I / O-pin.Maar over de VDDD en GNDD stuiteren (we hebben het over de bounce zal oplopen tot 0.7V en schuld reactieprijs de ESD), hebben we alleen de helft diode klem op hen, respectievelijk.Dus, het is niet echt een I / O-pin.

De ESD-test bleek dat de vier pinnen mislukt.Drie digitale uitgang pin die de CMOS-uitgang en een analoge pin.Three digitale uitgang pin niet door de negatieve puls te GNDA staking.En bovendien, twee van hen niet door de positvie / negatieve puls naar IO.De analoge pin niet door de negatieve puls ot IO.We hebben geen idee wat happed op onze ESD strategie.Zou een ESD deskundigen kan mij helpen?

Thanks a lot!
Sorry, maar je moet inloggen om dit onderdeel te bekijken koppelingseisen

 

[yellff]

sommige deskundigen heeft me vertelde, ESD huidige net zoals overstromingen rush in een stad,
en je gewoon vinden als er enorme greppel laten gaan.Ik denk GNDA te VDDD
hebben dezelfde diode met de digitale I / O, net als twee dezelfde loopgraaf, misschien hebben
twee richting, misschien kiest de VDDD kan schade veroorzaken aan de route.
en meer, ik denk dat er geen stroomuitval diode GNDA & GNDD, VDDA & VDDD.
Mijn advies is een stroomvoorziening, moet er power-cut.

 

[mobiel]

Je Chang,
suggesties / opmerkingen:
Bent u alleen een beroep op de module terug actie van de PBO's / NMOs voor klem actie?Of heb je een apart RC gebaseerd klemmen in het circuit?Soms diode gebaseerd klemmen 'SnapBack spanning is zeer dicht bij de verdeling van de spanning die daardoor niet veel helpen.Je wilt controleren het verschil tussen de verdeling Spanning en SnapBack spanning.Ik hoop ook u verdeeld de klauwen gelijkmatig over de chip.
2.Zijn VDDA en VDDD (of GNDD en GNDA) twee aparte pinnen?Zo ja, hoe komt het er niet naar terug diodes tussen hen te beschermen zaps van elkaar.
3.Het lezen van uw resultaten:
a.u zeggen dat wanneer er sprake is van een negatieve zap naar gnda uit de digitale pen, ik neem je negatieve zap de gnda pin houden de digitale pin to grond.Dit betekent dat de ESD kwijting pad is uit gnda om via de verdeling spanning van de klem naar een van de PBO's fwd bevooroordeelde bescherming diodes naar de digitale pennen.
b.U zegt dat / - pols tussen informatieverplichtingen niet passeren.Zin dat de klem in de ESD kwijting pad in / - zappen.

Mijn gok (als de lay-out is goed genoeg, het ESD pad is geen layouted te hebben aa enorme vertraging, en de diodes wanneer fwd vertekend kan de huidige) zou zijn dat je klem de zwakke pad in uw ESD-strategie.Zoals ik al zei, meestal in een laag voltage CMOS-proces, RC gebaseerd tijd klemmen worden gebruikt om te voorkomen dat de problemen van de MOS diode-indeling en klik terug spanning dicht bij elkaar.Ook I dont weten als u nog veel verspreid klemmen gelijkmatig over de chip.Het is meestal een goed idee.

Heb je Decap de delen na zappen om te ontdekken waar de ESD schade zich heeft voorgedaan?

 

[Areky_qin]

We hebben aan dezelfde problemen, en de chip niet op plus zap-test, we zijn debug nu hopen dat we kunnen slagen.

 

[mobiel]

We hebben veel ESD problemen in het verleden.In ongeveer 80% van de gevallen de klem was de kwestie.Ook kunt u controleren van de klant wat de "echte" ESD vereiste is.Soms heb ik gezien dat lagere ratings ESD (500HBM) zijn prima.Alvorens te investeren veel tijd, ik meestal probeer ervoor te zorgen dat wanneer de ESD probleem is inderdaad een reëel probleem of is het geblazen in verhouding door mensen.Maar het is altijd goed om uit te zoeken wat de oorzaak van het ESD mislukking.

Good Luck!

 

[chang830]

mobiel schreef:

Je Chang,

suggesties / opmerkingen:

Bent u alleen een beroep op de module terug actie van de PBO's / NMOs voor klem actie?
Of heb je een apart RC gebaseerd klemmen in het circuit?
Soms diode gebaseerd klemmen 'SnapBack spanning is zeer dicht bij de verdeling van de spanning die daardoor niet veel helpen.
Je wilt controleren het verschil tussen de verdeling Spanning en SnapBack spanning.
Ik hoop ook u verdeeld de klauwen gelijkmatig over de chip.

2.
Zijn VDDA en VDDD (of GNDD en GNDA) twee aparte pinnen?
Zo ja, hoe komt het er niet naar terug diodes tussen hen te beschermen zaps van elkaar.

3.
Het lezen van uw resultaten:

a.
u zeggen dat wanneer er sprake is van een negatieve zap naar gnda uit de digitale pen, ik neem je negatieve zap de gnda pin houden de digitale pin to grond.
Dit betekent dat de ESD kwijting pad is uit gnda om via de verdeling spanning van de klem naar een van de PBO's fwd bevooroordeelde bescherming diodes naar de digitale pennen.

b.
U zegt dat / - pols tussen informatieverplichtingen niet passeren.
Zin dat de klem in de ESD kwijting pad in / - zappen.Mijn gok (als de lay-out is goed genoeg, het ESD pad is geen layouted te hebben aa enorme vertraging, en de diodes wanneer fwd vertekend kan de huidige) zou zijn dat je klem de zwakke pad in uw ESD-strategie.
Zoals ik al zei, meestal in een laag voltage CMOS-proces, RC gebaseerd tijd klemmen worden gebruikt om te voorkomen dat de problemen van de MOS diode-indeling en klik terug spanning dicht bij elkaar.
Ook I dont weten als u nog veel verspreid klemmen gelijkmatig over de chip.
Het is meestal een goed idee.Heb je Decap de delen na zappen om te ontdekken waar de ESD schade zich heeft voorgedaan?

 

[mobiel]

Chang,

Ik zal proberen mijn best om je helpen.Ik schrijf een paar vragen.I dont verwachten dat u te beantwoorden ze allemaal naar me.Dit is gewoon om te zien of u hebt nagedacht over al deze ideeën.
Vragen / Opmerkingen:
1.Is GNDA en GNDD gebonden samen wanneer u de ESD testen?Is het gebonden samen ergens intern in de chip?Of zijn het twee aparte pinnen?Als ze gescheiden zijn pinnen, kun je ze aan elkaar koppelen als je de ESD testen?
2.Heeft u aparte alle pinnen en zap alle combinaties?Zo ja, zijn de ESD mislukkingen in overeenstemming met wat u zegt over de 4 pins niet?
Mijn advies zou zijn om een deel voor elk type zappen.Dit omdat als je zappen een deel dat al zapped, is het misschien niet te vroeg als de reeds ondergaan stress.
3.Ik zie niet iets mis is met uw strategie ESD behalve ik weet niet wat het verschil is tussen de snap-back-spanning en de verdeling van de spanning ESD clamp diode in uw proces.Als ze niet veel anders, de ESD clamp diode is niet waardoor u veel helpen want het is sluiteenheid dicht bij de verdeling van de spanning die kan hoog zijn (~ 7-8V), afhankelijk van uw proces.Meestal heb ik gebruikt RC gebaseerd ESDs voor klemmen en ik meestal ruimte ze gelijkmatig throuhout de chip.Voor bijvoorbeeld in de laatste chip we hebben we nodig een ESD-rating van 8kV HBM en we uiteindelijk met behulp van> 25 klemmen rond de chip, die ging over 1.5sqmm.
4.Voor de combinaties van de pinnen die niet, kijk dan op de ESD kwijting pad en vergelijken met het circuit van kwijting pad en zorg ervoor dat de ESD kwijting pad handelingen voordat het circuit pad kan handelen.Voor dit zul je moeten weten wat de verdeling en de module terug spanning van de ESD clamp diode.
5.Ik hoop dat de ESD-ratings voor de pinnen die niet ESD zijn minstens> 500V HBM.Is dit zo?Als dit waar is, kunt u uw dept overtuigen om door te gaan met het huidige model?(Ik ga ervan uit u geen of niet wilt maken meer veranderingen in het ontwerp).Vele malen wat ik heb gezien is dat de ESD ratings over-rated.Is uw aanvraag echt nodig dit hoge een ESD?En, is dit een regelmatig ESD spec (HBM of MM).
6.Wanneer u heeft uw DC metingen, heeft u controleren om te zien of de diodes van de output naar Vdd en GND zijn allemaal intact en niet beschadigd?In feite zou ik adviseren u controleren welke diodes intact zijn om ervoor te zorgen dat alle dioden kunnen de huidige ESD.
7.Het zou goed zijn als je kon Decap sommige delen te zien waar de storingen optreden.
8.Hoewel het zeer moeilijk is om dit effect in de simulatie, als de verdeling spanningen van de diodes zijn gemodelleerd, kun je op zijn minst proberen om een cap (in simulatie) tot 2000V of wat de ESD spec is en lozen in de belanghebbende pin als u in een ESD-test en zie waar de resulterende huidige gaat.Je zal natuurlijk niet zien welke schade in de simulatie, maar je zou kunnen zien waar het huidige pad is.

Laat me weten hoe het gaat.Ik kom voortdurend controleren.Als u nog vragen dan kunt u vragen.

 

[chang830]

mobiel schreef:

Chang,Ik zal proberen mijn best om je helpen.
Ik schrijf een paar vragen.
I dont verwachten dat u te beantwoorden ze allemaal naar me.
Dit is gewoon om te zien of u hebt nagedacht over al deze ideeën.

Vragen / Opmerkingen:

1.
Is GNDA en GNDD gebonden samen wanneer u de ESD testen?
Is het gebonden samen ergens intern in de chip?
Of zijn het twee aparte pinnen?
Als ze gescheiden zijn pinnen, kun je ze aan elkaar koppelen als je de ESD testen?

[Chang] zijn aparte pinnen.
Ja, we hebben geprobeerd te binden ze together.We doen deze test is te hopen dat het pas, want ze zijn in feite verbonden met PCB's.
Maar het mislukte opnieuw.
De resultaten toonden aan dat het is gewoon anders dan bij de vorige test.
Nog steeds dezelfde vier pinnen mislukt.
Drie digitale uitgang pin die de CMOS-uitgang en een analoge pin.
Drie digitale uitgang pin niet door de positieve puls aan GNDA staking.
En bovendien, twee van hen niet door de positieve puls aan IO en een van hen niet door de negatieve puls te IO.The analoge pin niet door de negatieve puls van IO.2.
Heeft u aparte alle pinnen en zap alle combinaties?
Zo ja, zijn de ESD mislukkingen in overeenstemming met wat u zegt over de 4 pins niet?

Mijn advies zou zijn om een deel voor elk type zappen.
Dit omdat als je zappen een deel dat al zapped, is het misschien niet te vroeg als de reeds ondergaan stress.

[Chang] wij contractueel aan een ander bedrijf voor de ESD-test.
Het is getest met de zogenaamde standaard mode.Ie, is het apparaat te testen voor een pin aangesloten terwijl alle anderen samen.3.
Ik zie niet iets mis is met uw strategie ESD behalve ik weet niet wat het verschil is tussen de snap-back-spanning en de verdeling van de spanning ESD clamp diode in uw proces.
Als ze niet veel anders, de ESD clamp diode is niet waardoor u veel helpen want het is sluiteenheid dicht bij de verdeling van de spanning die kan hoog zijn (~ 7-8V), afhankelijk van uw proces.
Meestal heb ik gebruikt RC gebaseerd ESDs voor klemmen en ik meestal ruimte ze gelijkmatig throuhout de chip.
Voor bijvoorbeeld in de laatste chip we hebben we nodig een ESD-rating van 8kV HBM en we uiteindelijk met behulp van> 25 klemmen rond de chip, die ging over 1.5sqmm.

4.
Voor de combinaties van de pinnen die niet, kijk dan op de ESD kwijting pad en vergelijken met het circuit van kwijting pad en zorg ervoor dat de ESD kwijting pad handelingen voordat het circuit pad kan handelen.
Voor dit zul je moeten weten wat de verdeling en de module terug spanning van de ESD clamp diode.

5.
Ik hoop dat de ESD-ratings voor de pinnen die niet ESD zijn minstens> 500V HBM.
Is dit zo?
Als dit waar is, kunt u uw dept overtuigen om door te gaan met het huidige model?
(Ik ga ervan uit u geen of niet wilt maken meer veranderingen in het ontwerp).
Vele malen wat ik heb gezien is dat de ESD ratings over-rated.
Is uw aanvraag echt nodig dit hoge een ESD?
En, is dit een regelmatig ESD spec (HBM of MM).

[Chang] Helaas, testen we de ESD uit 1000V, 500V stap.
De HBM> 2000V, hopen we te verwachten dat zij in de plaats van een product dat dit spec.

6.
Wanneer u heeft uw DC metingen, heeft u controleren om te zien of de diodes van de output naar Vdd en GND zijn allemaal intact en niet beschadigd?
In feite zou ik adviseren u controleren welke diodes intact zijn om ervoor te zorgen dat alle dioden kunnen de huidige ESD.

[Chang] Wij weer doen de DC-metingen voor de tweede ESD test die verbonden de VDDD en VDDA, FNDD en GNDA samen.
Deze tijd bleek ook dat de NMOs Tr mislukt.7.
Het zou goed zijn als je kon Decap sommige delen te zien waar de storingen optreden.

[Chang] Maar de kosten hoger zijn dan onze capaciteit.
<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Triest" border="0" />
8.
Hoewel het zeer moeilijk is om dit effect in de simulatie, als de verdeling spanningen van de diodes zijn gemodelleerd, kun je op zijn minst proberen om een cap (in simulatie) tot 2000V of wat de ESD spec is en lozen in de belanghebbende pin als u in een ESD-test en zie waar de resulterende huidige gaat.
Je zal natuurlijk niet zien welke schade in de simulatie, maar je zou kunnen zien waar het huidige pad is.

[Chang] gebruikten we de ggnmos als mijn klem dioide.
we zijn niet zeker of de verdeling model is opgenomen in specerijgewassen / lib.Laat me weten hoe het gaat.
Ik kom voortdurend controleren.
Als u nog vragen dan kunt u vragen.

 

[mswug]

Je Chang,

1) Voor IO IO aan (digitale) ESD, NMOs bestuurder van de output is het belangrijkste hulpmiddel voor ESD zappen.Dus, de negatieve en positieve standen zijn beide niet blijkt dat de uitgang omvormer driver moet opnieuw worden geconfigureerd of lay-out het zorgvuldig.Niet-analyse is een goede methode om de details locatie.2) Voor Digital IO te GNDA negatieve zappen, de ontworpen huidige pad is de NMOs diode en de omvang groter is genoeg.Dus de mislukking te worden veroorzaakt door andere redenen.