effect van de gevoeligheid lijst op de hardware gegenereerd in VHDL

[s3034585]

hi kan iemand mij vertellen wat is het effect van het verwijderen van de signalen van de gevoeligheid lijst in een VHDL-code. hieronder is de code voor het. aanvankelijk alleen een signaal wordt genoemd in de lijst sensitvity en later zowel a en b zijn vermeld in de gevoeligheid lijst. Kan iemand mij vertellen de diff op C-uitgang en de hardware in zowel de gevallen. Dankzij entiteit trial is Port (een: in std_logic; b: in std_logic; c: out std_logic); end proces; architectuur Behavioral van het proces is begin te beginnen (a) als (a = '1 'en b = '0') of (a = '0 'en b = '1'), dan c

 

[gnomix]

[Quote = s3034585] hi kan iemand mij vertellen wat is het effect van het verwijderen van de signalen van de gevoeligheid lijst in een VHDL-code. hieronder is de code voor het. aanvankelijk alleen een signaal wordt genoemd in de lijst sensitvity en later zowel a en b zijn vermeld in de gevoeligheid lijst. Kan iemand mij vertellen de diff op C-uitgang en de hardware in zowel de gevallen. Dankzij entiteit trial is Port (een: in std_logic; b: in std_logic; c: out std_logic); end proces; architectuur Behavioral van het proces is begin te beginnen (a) als (a = '1 'en b = '0') of (a = '0 'en b = '1'), dan c

 

[tut]

Het weglaten van het signaal in de gevoeligheid lijst in VHDL resulteert in een simulatie / synthese mismatch .. In simulatie, wont u get gewenste resultaten 'coz het proces gewoon activeren als er een evenement op de weggelaten signaal ... Maar alle (lees grote?) Synthese tools te negeren gevoeligheid lijst, dus u'll krijgt de gewenste hardware .. tut ..

 

[eltonjohn]

HI .. VHDL is een in het algemeen inherent parallel taal .. Er zijn geen register logica primitieven. Im om de taal te gebruiken in een "GEDRAG" abstractie niveau ... Dat betekent dat het te gebruiken om het gedrag van het circuit te geven na verloop van tijd, We moeten 'kracht' sequentiële statements. In de logica synthese is er een gouden regel uitgevoerd door de synthese van bedrijven over de manier waarop "REGISTERED LOGIC" impliceren. Dit wordt gedaan met het proces VERKLARINGEN .. de regel gaat als volgt: proces dat gebruikt wordt voor GEREGISTREERDE LOGIC 1) schrijven een proces dat "NIET" alle ingangen in de gevoeligheid van lijst 2) gebruik incompletly opgegeven "als-het-elsif" (let op de elsif hier) te impliceren dat een of meer signalen MOETEN HUN WAARDE HOLD (dit is de sleutel) 3) Gebruik variabelen op een zodanige wijze, dat zij in het bezit van hun waarde tussen iteraties van het proces .. -------------------------------------------------- --------------------------- proces dat gebruikt wordt voor combinatorische LOGIC 1) De gevoeligheid lijst bevat alle ingangen 2) de assigment verklaringen geschreven voor de PROCESS UITGANGEN betrekking hebben op alle mogelijke combinaties van het proces INPUTS

 

[barkha]

=> De gevoeligheid lijst is een reeks van signalen die het proces gevoelig is. Elke wijziging in de waarde van de signalen in de gevoeligheid lijst zal leiden tot onmiddellijke uitvoering van de process.If de gevoeligheid lijst niet is opgegeven, moet men een verklaring wachten omvatten om ervoor te zorgen dat het proces te stoppen. Gevoeligheid van de lijst moet bestaan uit alle signalen die worden gelezen in het proces. => Synthese is het proces van het genereren van circuit / gate niveau implementaties van de VHDL-model "Getting Simulatie Synthese Mismatch wanneer de gevoeligheid lijst niet gegeven in proces ...." Synthese tools vaak negeren gevoeligheid van de lijst, maar simulatie-instrumenten niet ... Als de juiste gevoeligheid lijst die niet in proces, vergeten signaal zal leiden tot een verschil in gedrag van de gesimuleerde model en de gevormde ontwerp