een vraag over FIR parallelle vorm uitvoering

A

alimassster

Guest
Hallo vrienden
Stel x als een continue stroom van input-monsters en y als een resulterende stroom
het monster vertraging logica wordt aangeduid door Z **- 1, waar de -1 is een enkele klok delay.The vertraagd input monsters worden geleverd aan een ingang van de multiplier.coefficients (voorzien van H0 naar (N-1)) h zijn geleverd aan de andere ingang van de vermenigvuldigingsfactor Y (n) is slechts de som van een reeks van input-monsters.

Nu mijn vraag

Hoeveel klokken hebben we nodig om een resultaat in de output hebben?
En als we nodig hebben voor bijvoorbeeld N klokken te multiplicatoren met N input in een N-feed tik FIR filter om Y te berekenen, wat is het verschil tussen de parallelle vorm en een enkele MACC gebaseerde vorm (er is een gelijk vertraging (aantal klokken) in beide formulieren)?
THX<img src="http://images.elektroda.net/6_1163764296.jpg" border="0" alt="a question about FIR parallel form implementation" title="een vraag over FIR parallel vorm uitvoering"/>
 
De no van klokken u nodig voor het verwerken van dit vereist wat architectuur ur gebruikt.
een parallelle vorm moet geven u de output in 2 klokken
input registreren combologic ---- ---- uitgang registreren
---- 1 CLK geen vertraging ---- 1 clk

Ik zeg dit in de hardware perspectief.
in een FIR filter de coëfficiënten zijn vastgesteld, en u hoeft niet om hen altijd suply.

 
Quote:

een parallelle vorm moet geven u de output in 2 klokken

input registreren combologic ---- ---- uitgang registreren

---- 1 CLK geen vertraging ---- 1 clk
 
Z ^ -1 is een geheugen vertraging en het heeft niets te maken met clock.For bijvoorbeeld X * Z ^ -1 betekent de vorige waarde van x.U moet slaan alle waarden in het geheugen.

x [t], x [2t], x [3T], x [4T], x [5t], x [6t] ...

 
Thanks coshkun
Ik lees dit in de XtremeDSP is nieuw dat <het monster vertraging logica wordt aangeduid door Z ^ -1, waar de -1 is een enkele klok vertraging> die me twijfelachtig
lijkt het niet logisch dat zo caz parallelle geen zin ben ik gelijk?
dank voor uw verwijzing

 
Ja, in principe FIR filter uitvoeringsprogramma voegt u de vorige waarden door vermenigvuldiging van hen met coëfficiënten.

 
eigenlijk Ik studeer verschillende implementaties van FIR op FPGA
Heeft u informatie over semi-parallelle implementatie?
Over Z ^ -1 vertragingen: Hoe de ingangen moeten worden opgeslagen en gericht aan het voeden vermenigvuldigen blok?
thx in adv

 
Sorry voor de late reply.I weet niet veel over FPGA implementation.Maybe u hebt een geheugen array alle waarden op te slaan.

 
Hoi
u zijn voorbeelden in de site van de FPGA product u hebt gekocht.
deze zijn efficiënt.
ru doing een filter bank????

 
Hello my friend
dat is niet exactley een filter bank Ik ben gewoon studeren verschillende implementaties zoals parallelle & semi-parallelle vormen en de manier waarop ze worden gebracht in de apparatuur die een Xilinx Virtex-4 DSP48 apparaat.Ik ben verward met de voordelen van parallellisme
caz Ik zie parallel vorm ingangen zijn ingevoerd in MUL blokken als een stroom en als het niet op hetzelfde moment, hoe is het mogelijk om een output in elk clk hebben?
Ik vraag me af als het is met behulp pijpleiding waarin na enkele clks dat alle registers vol zijn, dan hebben we een output van elk CLK.

Als ingangen niet gelijktijdig gevoed, en er is geen pijpleiding, dan hoe parallel verschilt van een enkele MACC gebaseerde vorm.

dank voor uw verwijzing
Have a nice time
GOOD LUCK

 
Ik ben verward met de voordelen van parallellisme
caz Ik zie parallel vorm ingangen zijn ingevoerd in MUL blokken als een stroom en als het niet op hetzelfde moment, hoe is het mogelijk om een output in elk CL hebben

een CLK afhankelijk van ur apparaat en de snelheid zij opereren.
check out ur multipliers snelheid en alles.
i think ur met systeem generator voor DSP.
zo ja het hangt af van wat it synthetiseert aan.
parallel - veel mul en toevoegingen (N-volgorde van de filter)
Serail - een mul en een adder
semi parallel - een compro tussen de twee.

 
Bedankt honing
Ik ga naar mijn seminar aanwezig op donderdag laten we eens kijken wat er gebeurt

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />Ik wens u het beste
GOOD LUCK

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top